[發明專利]一種面向自動駕駛智能處理器的高帶寬低功耗SRAM結構

在審

• 申請號: 202010714679.6
• 申請日: 2020-07-23
• 公開（公告）號: CN111863072A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 李曉敏
• 申請（專利權）人: 南京低功耗芯片技術研究院有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 吳海燕

本發明公開了一種面向自動駕駛智能處理器的高帶寬低功耗SRAM結構，其存儲陣列列數、寫驅動模塊中的寫驅動單元數量、讀驅動模塊中的讀驅動單元數量和輸入輸出模塊中的輸入輸出單元數量均相等。本發明通過實現存儲陣列列數與SRAM輸入輸出位寬相等，避免SRAM在讀寫操作過程中由于存儲陣列中未選中單元的偽讀操作造成的位線放電部分功耗損失。區別于傳統SRAM結構中存儲陣列列數大于輸入輸出數據位寬，本發明在存儲陣列容量相等的前提下可獲得更高帶寬，從而規避在人工智能處理器中為得到高帶寬而同時使能多片SRAM的操作，因此節省多片SRAM外圍邏輯電路重復工作所帶來的功耗。

技術領域

本發明屬于SRAM技術領域，尤其涉及一種面向自動駕駛智能處理器的高帶寬低功耗SRAM結構。

背景技術

在自動駕駛智能處理系統中，存儲器是影響和制約其實現高性能和低功耗的關鍵技術之一，其中，靜態隨機存取存儲器(Static Random Access Memeory，SRAM)因其高性能成為嵌入式智能駕駛芯片中存儲系統的主流實現方式。為實現復雜的算法與高速計算，智能處理器中需采用大面積的SRAM用于存儲數據，其典型特點為在單個時鐘周期數據傳送帶寬高。為提高系統中存儲器的性能并且降低其動態功耗，存儲體一般由若干個SRAM存儲塊構成，由于單片SRAM不能滿足智能處理器的高帶寬需求，通常采用多片SRAM同時使能的方法來解決帶寬問題。

現有SRAM結構使得SRAM在讀寫操作過程中實際執行讀寫操作的存儲單元數量均大于輸入輸出數據位寬，且通常為4倍、8倍或16倍等倍數關系，從而導致未選中的存儲單元列由于無效操作而造成功耗浪費。另外，同時使能多片SRAM的方法使其外圍電路執行重復操作，進一步帶來了功耗損失。

發明內容

發明目的：針對以上問題，本發明提出一種面向自動駕駛智能處理器的高帶寬低功耗SRAM結構，通過構造存儲陣列列數、寫驅動單元數量、讀驅動單元數量和輸入輸出單元數量四者均相等的結構，實現SRAM在讀寫操作過程中存儲陣列選中行的所有存儲單元均被有效驅動，從而避免存儲陣列中未選中單元由于字線開啟而造成的偽讀操作，避免未選中單元位線放電帶來的功耗損失。

技術方案：為實現本發明的目的，本發明所采用的技術方案是：一種面向自動駕駛智能處理器的高帶寬低功耗SRAM結構，存儲陣列列數、寫驅動模塊中的寫驅動單元數量、讀驅動模塊中的讀驅動單元數量和輸入輸出模塊中的輸入輸出單元數量均相等；所述存儲陣列列數為存儲陣列中每一行存儲單元的個數；所述寫驅動模塊中的寫驅動單元數量為SRAM中包含的用于驅動存儲單元寫操作的驅動器個數；所述讀驅動模塊中的讀驅動單元數量為SRAM中包含的用于驅動存儲單元讀操作的驅動器個數；所述輸入輸出模塊中的輸入輸出單元數量為SRAM中包含的輸入輸出單元個數，與SRAM的位寬相等。

進一步地，所述存儲陣列包含n列m行存儲單元的m條字線、n列m行存儲單元的n條正位線、n列m行存儲單元的n條反位線。

進一步地，所述寫驅動模塊包含n個寫驅動單元，第n個寫驅動單元包含寫驅動器的輸入端、寫驅動器的第一輸出端、寫驅動器的第二輸出端、第一寫控制NMOS管、第二寫控制NMOS管、寫控制信號；

在第n個寫驅動單元中，寫驅動器的第一輸出端接第一寫控制NMOS管的源極，第一寫控制NMOS管的柵極接寫控制信號，第一寫控制NMOS管的漏極接存儲陣列第n條正位線；寫驅動器的第二輸出端接第二寫控制NMOS管的源極，第二寫控制NMOS管的柵極接寫控制信號，第二寫控制NMOS管的漏極接存儲陣列第n條反位線。

進一步地，所述讀驅動模塊包含n個讀驅動單元，第n個讀驅動單元包含讀驅動器的第一輸入端、讀驅動器的第二輸入端、讀驅動器的輸出端、第一讀控制NMOS管、第二讀控制NMOS管、讀控制信號；