[發(fā)明專(zhuān)利]一種面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)

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• 申請(qǐng)?zhí)枺?/td>: 202010714679.6
• 申請(qǐng)日: 2020-07-23
• 公開(kāi)（公告）號(hào): CN111863072A
• 公開(kāi)（公告）日: 2020-10-30
• 發(fā)明（設(shè)計(jì)）人: 李曉敏
• 申請(qǐng)（專(zhuān)利權(quán)）人: 南京低功耗芯片技術(shù)研究院有限公司
• 主分類(lèi)號(hào): G11C11/419
• 分類(lèi)號(hào): G11C11/419
• 代理公司: 南京蘇高專(zhuān)利商標(biāo)事務(wù)所(普通合伙) 32204
• 代理人: 吳海燕

1.一種面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)，其特征在于，存儲(chǔ)陣列列數(shù)、寫(xiě)驅(qū)動(dòng)模塊中的寫(xiě)驅(qū)動(dòng)單元數(shù)量、讀驅(qū)動(dòng)模塊中的讀驅(qū)動(dòng)單元數(shù)量和輸入輸出模塊中的輸入輸出單元數(shù)量均相等；

所述存儲(chǔ)陣列列數(shù)為存儲(chǔ)陣列中每一行存儲(chǔ)單元的個(gè)數(shù)；

所述寫(xiě)驅(qū)動(dòng)模塊中的寫(xiě)驅(qū)動(dòng)單元數(shù)量為SRAM中包含的用于驅(qū)動(dòng)存儲(chǔ)單元寫(xiě)操作的驅(qū)動(dòng)器個(gè)數(shù)；

所述讀驅(qū)動(dòng)模塊中的讀驅(qū)動(dòng)單元數(shù)量為SRAM中包含的用于驅(qū)動(dòng)存儲(chǔ)單元讀操作的驅(qū)動(dòng)器個(gè)數(shù)；

所述輸入輸出模塊中的輸入輸出單元數(shù)量為SRAM中包含的輸入輸出單元個(gè)數(shù)，與SRAM的位寬相等。

2.根據(jù)權(quán)利要求1所述的面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)，其特征在于，所述存儲(chǔ)陣列包含n列m行存儲(chǔ)單元的m條字線(WL[m-1:0])、n列m行存儲(chǔ)單元的n條正位線(BL[n-1:0])、n列m行存儲(chǔ)單元的n條反位線(BLB[n-1:0])。

3.根據(jù)權(quán)利要求2所述的面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)，其特征在于，所述寫(xiě)驅(qū)動(dòng)模塊包含n個(gè)寫(xiě)驅(qū)動(dòng)單元，第n個(gè)寫(xiě)驅(qū)動(dòng)單元包含寫(xiě)驅(qū)動(dòng)器的輸入端(IN)、寫(xiě)驅(qū)動(dòng)器的第一輸出端(OUT1)、寫(xiě)驅(qū)動(dòng)器的第二輸出端(OUT2)、第一寫(xiě)控制NMOS管(MWn-1,1)、第二寫(xiě)控制NMOS管(MWn-1,2)、寫(xiě)控制信號(hào)(WEN)；

在第n個(gè)寫(xiě)驅(qū)動(dòng)單元中，寫(xiě)驅(qū)動(dòng)器的第一輸出端(OUT1)接第一寫(xiě)控制NMOS管(MWn-1,1)的源極，第一寫(xiě)控制NMOS管(NWn-1,1)的柵極接寫(xiě)控制信號(hào)(WEN)，第一寫(xiě)控制NMOS管(NWn-1,1)的漏極接存儲(chǔ)陣列第n條正位線(BLn-1)；寫(xiě)驅(qū)動(dòng)器的第二輸出端(OUT2)接第二寫(xiě)控制NMOS管(MWn-1,2)的源極，第二寫(xiě)控制NMOS管(MWn-1,2)的柵極接寫(xiě)控制信號(hào)(WEN)，第二寫(xiě)控制NMOS管(MWn-1,2)的漏極接存儲(chǔ)陣列第n條反位線(BLBn-1)。

4.根據(jù)權(quán)利要求2所述的面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)，其特征在于，所述讀驅(qū)動(dòng)模塊包含n個(gè)讀驅(qū)動(dòng)單元，第n個(gè)讀驅(qū)動(dòng)單元包含讀驅(qū)動(dòng)器的第一輸入端(IN1)、讀驅(qū)動(dòng)器的第二輸入端(IN2)、讀驅(qū)動(dòng)器的輸出端(OUT)、第一讀控制NMOS管(MRn-1,1)、第二讀控制NMOS管(MRn-1,2)、讀控制信號(hào)(REN)；

在第n個(gè)讀驅(qū)動(dòng)單元中，讀驅(qū)動(dòng)器的第一輸入端(IN1)接第一讀控制NMOS管(MRn-1,1)的源極，第一讀控制NMOS管(MRn-1,1)的柵極接讀控制信號(hào)(REN)，第一讀控制NMOS管(MRn-1,1)的漏極接存儲(chǔ)陣列第n條正位線(BLn-1)；讀驅(qū)動(dòng)器的第二輸入端(IN2)接第二寫(xiě)控制NMOS管(MRn-1,2)的源極，第二讀控制NMOS管(MRn-1,2)的柵極接讀控制信號(hào)(REN)，第二讀控制NMOS管(MRn-1,2)的漏極接存儲(chǔ)陣列第n條反位線(BLBn-1)。

5.根據(jù)權(quán)利要求1所述的面向自動(dòng)駕駛智能處理器的高帶寬低功耗SRAM結(jié)構(gòu)，其特征在于，所述輸入輸出模塊包含n個(gè)輸入輸出單元，第n個(gè)輸入輸出單元包含輸入輸出單元的第一輸入端(IN1)、輸入輸出單元的第一輸出端(OUT1)、輸入輸出單元的第二輸入端(IN2)、輸入輸出單元的第二輸出端(OUT2)；

在第n個(gè)輸入輸入單元中，輸入輸出單元的第一輸入端(IN1)為SRAM的數(shù)據(jù)輸入端(Dn-1)；輸入輸出單元的第一輸出端(OUT1)接第n個(gè)寫(xiě)驅(qū)動(dòng)單元的寫(xiě)驅(qū)動(dòng)器輸入端(IN)；輸入輸出單元的第二輸入端(IN2)接第n個(gè)讀驅(qū)動(dòng)單元的讀驅(qū)動(dòng)器輸出端(OUT)；輸入輸出單元的第二輸出端(OUT2)為SRAM的數(shù)據(jù)輸出端(Qn-1)。