[發明專利]并聯柵極環繞結構鰭式晶體管及其制造方法

在審

• 申請號: 202010691081.X
• 申請日: 2020-07-17
• 公開（公告）號: CN111785636A
• 公開（公告）日: 2020-10-16
• 發明（設計）人: 翁文寅
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 張彥敏

本發明涉及并聯柵極環繞結構鰭式晶體管的制造方法，涉及半導體集成電路制造技術，形成的柵極結構中的靠近漏極一側的柵介質層的厚度大于靠近源極一側的柵介質層的厚度，而使靠近漏極一側的柵介質層所覆蓋的溝道區的第一閾值電壓大于靠近源極一側的柵介質層所覆蓋的溝道區的第二閾值電壓，在半導體器件導通時，第一閾值電壓區的反型電流小于第二閾值電壓區的反型電流，從而使第一閾值電壓區功能上類似于LDMOS中的漂移區，并在具有不同厚度的柵介質層的形成過程中，無論光刻膠偏向任何一側的多晶硅柵去除區域，最終形成的相鄰兩柵極結構中的靠近漏極一側的柵介質層的總長度不變，使形成的并聯柵極環繞結構鰭式晶體管的性能更優。

技術領域

本發明涉及半導體集成電路制造技術，尤其涉及一種并聯柵極環繞結構鰭式晶體管。

背景技術

在半導體集成電路領域，高漏極電壓器件即高耐壓半導體器件被廣泛應用，如顯示驅動器件、電源IC控制器以及微波和射頻功率放大器等設備中均需用到高耐壓半導體器件，所以如何提高半導體器件的耐壓能力非常重要。

如圖1所示，是現有MOSFET的結構示意圖，以NMOS管為例，包括：形成于半導體襯底如硅襯底1表面的P型摻雜區如P阱2，半導體襯底1通常為P+摻雜；形成于P阱2上的柵極結構，其包括由柵介質層如柵氧化層3和多晶硅柵4疊加而成的結構；以及形成在所述柵極結構兩側的P阱2中的N+摻雜的源區5和漏區6。其中，被柵極結構所覆蓋的所述P阱2的表面用于形成連接源區5和漏區6的溝道。圖1所示的現有MOSFET的耐壓能力較差，通常用于低壓應用中。

為了提高器件的耐壓能力，現有方法是在圖1所示的半導體器件的基礎上在靠近漏區端增加漂移區，通常采用圖2所示的LDMOS結構。如圖2所示，是現有LDMOS的結構示意圖；以N型器件為例，現有LDMOS包括：形成于半導體襯底如硅襯底201中的N阱207；形成于N阱207中的P阱202；形成于N阱207上的柵極結構，其包括由柵介質層如柵氧化層203和多晶硅柵204疊加而成的結構；形成在所述柵極結構第一側的P阱202中的N+摻雜的源區205，形成在所述柵極結構第二側的N阱207中的N+摻雜的漏區206；形成在P阱202中的由P+區組成的體引出區208。其中，溝道區由被柵極結構所覆蓋的所述P阱202的表面用于形成溝道，漂移區由位于所述溝道區和所述漏區206之間的所述N阱207組成。在所述漏區206加高電壓時，所述漂移區會產生耗盡從而能承受高壓。所以，相對圖1所示的結構，圖2所示的LDMOS相當于在溝道區中靠近漏區端插入了一個漂移區，通過漂移區的設置而實現耐壓能力的提升。

如圖1和圖2所示的器件均為平面性器件，隨著半導體技術的不斷發展，如圖1和同樣2所示的平面性器件已經不能滿足人們對高性能器件的需求。FinFET(Fin Field-EffectTransistor，鰭式場效應晶體管)應運而生，其是一種立體型器件，相對于平面式晶體管，鰭式場效應晶體管(FinFET)具有立體式溝道結構，故具有更好的導通電流和關斷電流特性，也能改善短溝道效應(SCE)。鰭式晶體管通常包括鰭體，鰭體由形成于半導體襯底上的納米條或納米片組成。同一半導體襯底上的鰭體平行排列且各鰭體之間隔離有介質層。柵極結構覆蓋在部分長度的鰭體的頂部表面和側面，被柵極結構覆蓋的鰭體的表面用于形成溝道，也即在鰭體的頂部表面和兩個側面都具有溝道。通常柵極結構包括疊加而成的柵介質層和柵導電材料層。源區和漏區形成在柵極結構兩側的鰭體中。

隨著半導體技術的進一步發展及市場需求，器件尺寸不斷縮小。5nm工藝節點以下時，鰭式場效應晶體管會應用采用了納米線(nanowire)或納米片(nanosheet)的柵極環繞(Gate-All-Around，GAA)結構，其可進一步改善短溝道效應(SCE)。請參閱圖3，圖3為柵極環繞結構的示意圖，如圖3所示，柵極環繞結構包括形成于半導體襯底上的鰭體110上的線體144。半導體器件的溝道區形成在線體144中，在溝道區即線體144的周側形成有柵介質層122。在柵介質層122的周側及柵介質層122與半導體襯底之間形成有功函數層133。GAA結構可有效改善器件的短溝道效應(SCE)。