[發明專利]半導體結構及其制備方法

在審

• 申請號: 202010685792.6
• 申請日: 2020-07-16
• 公開（公告）號: CN113948475A
• 公開（公告）日: 2022-01-18
• 發明（設計）人: 盧經文;洪海涵;朱柄宇
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 楊明莉

本發明涉及一種半導體結構及其制備方法。在半導體結構的制備方法中，于基底的上表面形成第一圖形，第一圖形包括第一主體及第一側墻，第一側墻覆蓋第一主體的側壁。由于形成的填充層覆蓋第一側墻并填充相鄰的第一圖形之間的間隙，故填充層可以在形成半導體結構的過程中為第二主體提供支撐，保證對第二主體進行刻蝕后保留下的結構不會發生歪曲或傾斜。對第一圖形的頂部進行刻蝕，可以得到第二主體及上表面具有凸起的第二側墻，第二側墻覆蓋第二主體的側壁。由于凸起的頂部至少高于第二主體的頂部，故可以在后續工藝中以第二側墻的上表面的凸起為中心，沿水平方向形成掩膜層，實現對第二主體進行刻蝕過程中的自對準。

技術領域

本申請涉及集成電路技術領域，特別是涉及一種半導體結構及其制備方法。

背景技術

動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)是一種半導體存儲器。隨著半導體技術的發展，集成度越來越高，DRAM的制程不斷微縮，而DRAM中的器件尺寸，例如字線(Word Line，WL)，位線(Bit Line，BL)的尺寸也隨之微縮。

然而，位線刻蝕后薄薄的一層位線墻容易發生歪曲或傾斜，導致隨后在位線側壁沉積的側壁間隔層不能很好地包裹側壁，且晶體管-電容之間不能很好地填充導線，影響DRAM的性能。

發明內容

基于此，有必要針對現有技術中的由于位線墻發生歪曲或傾斜影響DRAM的性能問題，提供一種半導體結構及其制備方法。

本申請提供一種半導體結構的制備方法，包括：

提供基底；

于所述基底的上表面形成第一圖形，所述第一圖形包括第一主體及第一側墻，所述第一側墻覆蓋所述第一主體的側壁；

形成填充層，所述填充層覆蓋所述第一側墻并填充相鄰的所述第一圖形之間的間隙；

對所述第一圖形的頂部進行刻蝕，以得到第二主體與第二側墻以及位于所述第二側墻上表面的凸起，所述第二側墻覆蓋所述第二主體的側壁，所述凸起的頂部至少高于所述第二主體的頂部。

在其中一個實施例中，所述于所述基底的上表面形成第一圖形包括：

于所述基底上表面形成包括位線阻擋層、位線導電層以及位線絕緣層的位線材料疊層；

對所述位線材料疊層進行刻蝕，以得到若干所述第一主體，相鄰的所述第一主體之間具有間隙并暴露出所述基底；

于所述第一主體的側壁形成所述第一側墻。

在其中一個實施例中，所述于所述第一主體的側壁形成所述第一側墻包括：

于所述第一主體的側壁形成第一側壁間隔層；

于所述第一側壁間隔層的側壁形成第二側壁間隔層；

于所述第二側壁間隔層的側壁形成第三側壁間隔層；

其中，所述第一側壁間隔層、所述第二側壁間隔層和所述第三側壁間隔層共同構成所述第一側墻。

在其中一個實施例中，所述對所述第一圖形的頂部進行刻蝕包括：

對所述第一側壁間隔層、所述第三側壁間隔層和所述第一主體進行刻蝕，以暴露出部分所述第二側壁間隔層作為所述凸起。

在其中一個實施例中，所述形成填充層包括：

于所述第一圖形的表面形成填充材料層并填充相鄰的所述第一圖形之間的間隙；

對所述填充材料層進行刻蝕，以暴露出所述第一圖形的頂部。

在其中一個實施例中，所述對所述第一圖形的頂部進行刻蝕之后，還包括：