[發明專利]SOI晶體管及其制造方法

有效

• 申請號: 202010672121.6
• 申請日: 2020-07-14
• 公開（公告）號: CN111725299B
• 公開（公告）日: 2023-03-24
• 發明（設計）人: 劉俊文
• 申請（專利權）人: 華虹半導體（無錫）有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/786;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本申請涉及半導體集成電路制造技術領域，具體涉及一種SOI晶體管及其制造方法。其中，該SOI晶體管包括：襯底層，襯底層上依次沉積形成隔離層和SOI層，SOI層包括有源區；溝道隔離結構，包圍在SOI有源區的外周；柵極結構，柵極結構設于有源區上，設置柵極結構的有源區為柵區；第一導電類型雜質離子區，包括兩個，分別形成于柵區的兩側。體接觸區，體接觸區形成于，靠近其中第一導電類型雜質離子區一側的有源區中；淺溝槽隔離結構，淺溝槽隔離結構設于體接觸區，和，靠近體接觸區的第一導電類型雜質離子區之間。該SOI晶體管及其制造方法能夠避免頂層硅中聚集電荷的同時，能夠很好地解決了器件將體接觸區單獨引出的問題。

技術領域

本申請涉及半導體集成電路制造技術領域，具體涉及一種SOI晶體管及其制造方法。

背景技術

半導體器件已獲得高性能、高速度、以及經濟有效的結合。隨著半導體器件的高度集成進程不斷深入，其操作和結構方面出現各種各樣的問題。例如，由于半導體器件的微型化，平面場效應管的溝道長度變得越來越短，短溝道效應、寄生電容、漏電流問題逐漸凸顯。

為了解決上述問題，相關技術通常采用絕緣體上硅(SiliconOnInsulator，SOI)晶體管。即采用SOI技術，在位于半導體襯底層上方，相對薄的頂層硅中形成有源器件，該頂層硅和半導體襯底層之間覆蓋有隔離層，以實現集成電路中有源器件的介質隔離，減小寄生電容，提高運行速度。

但是，對于相關技術中的SOI晶體管易受浮置體效應的影響，其頂層硅通常與半導體襯底層之間隔離并經常保持浮動即浮體效應，頂層硅中容易聚集電荷，這對溝道狀態，漏擊穿電壓造成不利影響，從而影響器件的性能。

發明內容

本申請提供了一種SOI晶體管及其制造方法，該SOI晶體管及其制造方法能夠避免頂層硅中聚集電荷的同時，能夠很好地解決了器件將體接觸區單獨引出的問題。

作為本申請的第一方面，提供一種SOI晶體管，該SOI晶體管包括：

襯底層，所述襯底層上依次沉積形成隔離層和SOI層，所述SOI層包括有源區；

溝道隔離結構，所述溝道隔離結構包圍在所述SOI有源區的外周；

柵極結構，所述柵極結構設于所述有源區上，設置所述柵極結構的有源區為柵區；

第一導電類型雜質離子區，所述第一導電類型雜質離子區包括兩個，分別形成于所述柵區的兩側。

體接觸區，所述體接觸區形成于，靠近其中一所述第一導電類型雜質離子區一側的所述有源區中；

淺溝槽隔離結構，所述淺溝槽隔離結構設于所述體接觸區，和，靠近所述體接觸區的第一導電類型雜質離子區之間。

可選的，兩個所述第一導電類型雜質離子區，包括：源極區和漏極區，所述源極區和漏極區分別形成于所述柵區兩側的有源區中；

所述體接觸區形成于，靠近所述源極區一側的有源區中，或，靠近所述漏極區一側的有源區中。

可選的，所述淺溝槽隔離結構包括：

第一淺溝槽隔離結構，與所述體接觸區接觸；

第二淺溝槽隔離結構，與靠近所述體接觸區的所述第一導電類型雜質離子區接觸；

所述第一淺溝槽隔離結構和第二淺溝槽隔離結構相間隔。

可選的，所述體接觸區的摻雜離子為第二導電類型雜質離子，第二導電類型與第一導電類型相反。

作為本申請的第二方面，提供一種SOI晶體管的制作方法，該SOI晶體管的制作方法包括以下步驟：

提供襯底層，在所述襯底層上依次沉積形成隔離層和SOI層；