[發明專利]半導體封裝器件及其形成方法

在審

• 申請號: 202010639846.5
• 申請日: 2020-07-06
• 公開（公告）號: CN112397484A
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 錢威宇;曾建賢;楊敦年;鄭乃文;陳保同;朱怡欣;申羽洋
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552;H01L23/485;H01L23/48;H01L23/64;H01L25/16;H01L21/60
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本申請的各個實施例針對一種半導體封裝器件，包括配置為阻擋來自第一電子組件和第二電子組件的磁場和/或電場的屏蔽結構。第一電子組件和第二電子組件可以例如是傳感器或一些其他合適的電子組件。在一些實施例中，第一IC芯片位于第二IC芯片上面。第一IC芯片包括第一襯底和位于第一襯底上面的第一互連結構。第二IC芯片包括第二襯底和位于第二襯底上面的第二互連結構。第一電子組件和第二電子組件分別位于第一互連結構和第二互連結構中。屏蔽結構直接位于第一電子組件和第二電子組件之間。此外，如果半導體封裝器件垂直翻轉，屏蔽結構基本覆蓋第二電子組件和/或將基本覆蓋第一電子組件。本發明的實施例還涉及半導體封裝器件的形成方法。

技術領域

本發明的實施例涉及半導體封裝器件及其形成方法。

背景技術

半導體制造行業通過縮小最小部件尺寸來不斷改進集成電路(IC)的處理能力和功耗。然而，近年來，工藝限制使得難以繼續縮小最小部件尺寸。將二維(2D)IC堆疊成三維(3D)IC已作為繼續改進IC的處理能力和功耗的潛在方法出現。

發明內容

本發明的實施例提供了一種半導體封裝器件，包括：第一集成電路(IC)芯片，包括第一襯底和位于所述第一襯底上面的第一互連結構；第二集成電路芯片，位于所述第一集成電路芯片下面，其中，所述第二集成電路芯片包括第二襯底和位于所述第二襯底上面的第二互連結構；第一電子組件和第二電子組件，分別位于所述第一互連結構和所述第二互連結構中；以及屏蔽結構，直接位于所述第一電子組件和所述第二電子組件之間并且與所述第一電子組件和所述第二電子組件間隔開，其中，所述屏蔽結構覆蓋所述第二電子組件并且配置為阻擋磁場和/或電場。

本發明的另一實施例提供了一種用于形成半導體封裝器件的方法，所述方法包括：在第一襯底的前側表面上形成第一前側互連結構，其中，所述第一前側互連結構包括第一電感器；在與所述前側表面相對的所述第一襯底的背側表面上形成背側互連結構，其中，所述背側互連結構包括直接位于所述第一電感器上方且寬度大于所述第一電感器的屏蔽線；在第二襯底上形成第二前側互連結構，其中，所述第二前側互連結構包括第二電感器；以及將所述第二前側互連結構接合并且電耦合到所述背側互連結構，其中，在所述接合完成時，所述屏蔽線直接位于所述第一電感器和所述第二電感器之間。

本發明的又一實施例提供了一種用于形成半導體封裝器件的方法，所述方法包括：從第一襯底的前側摻雜所述第一襯底以在所述第一襯底中形成摻雜的屏蔽區域；在所述第一襯底的所述前側上形成第一前側互連結構，其中，所述第一前側互連結構包括直接位于所述摻雜的屏蔽區域上方的第一電子組件；形成隔離結構，所述隔離結構延伸至與所述第一襯底的所述前側相對的所述第一襯底的背側，并且具有一對隔離段，其中，所述隔離段鄰接所述摻雜的屏蔽區域的相對側并且分別位于所述摻雜的屏蔽區域的相對側上；在第二襯底上形成第二前側互連結構，其中，所述第二前側互連結構包括第二電子組件；以及將所述第二前側互連結構接合到所述第一襯底的所述背側，使得所述摻雜的屏蔽區域垂直地位于所述第一電子組件和所述第二電子組件之間，并且所述第一電子組件和所述第二電子組件橫向地位于所述隔離段之間。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了三維集成電路(3DIC)的一些實施例的截面圖，其中屏蔽結構包括直接位于電子組件之間的屏蔽線。

圖2示出了圖1的屏蔽線和圖1的電子組件的一些實施例的頂部布局。

圖3A至圖3C示出了圖1的3DIC的一些可選實施例的截面圖，其中到屏蔽線的電耦合改變。

圖4示出了圖1的3DIC的一些可選實施例的截面圖，其中，屏蔽結構包括代替屏蔽線的襯底的摻雜屏蔽區域。