[發(fā)明專利]基于FPGA的數(shù)據(jù)處理方法及裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 202010617672.2
• 申請(qǐng)日: 2020-06-30
• 公開（公告）號(hào): CN111667063B
• 公開（公告）日: 2021-09-10
• 發(fā)明（設(shè)計(jì)）人: 曹志強(qiáng);閔彪
• 申請(qǐng)（專利權(quán)）人: 騰訊科技（深圳）有限公司
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G06N3/04;G06N3/08;G06F15/78
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11240
• 代理人: 趙靜

本發(fā)明公開了一種基于FPGA的數(shù)據(jù)處理方法及裝置。其中，該方法包括：在FPGA中的第一運(yùn)算單元中獲取輸入的目標(biāo)數(shù)據(jù)，其中，目標(biāo)數(shù)據(jù)為待處理的第一數(shù)據(jù)的絕對(duì)值；通過FPGA中的所述第一運(yùn)算單元使用多個(gè)分段逼近函數(shù)中的目標(biāo)分段逼近函數(shù)對(duì)所述目標(biāo)數(shù)據(jù)進(jìn)行運(yùn)算，得到第一運(yùn)算結(jié)果，其中，多個(gè)分段逼近函數(shù)用于模擬sigmoid()函數(shù)，每個(gè)所述分段逼近函數(shù)的乘法運(yùn)算的系數(shù)為2ⁿ，n為整數(shù)；通過FPGA中的存儲(chǔ)單元中存儲(chǔ)的第一誤差補(bǔ)償表，確定目標(biāo)數(shù)據(jù)對(duì)應(yīng)的第一誤差補(bǔ)償結(jié)果；本發(fā)明解決了通過FPGA處理數(shù)據(jù)的精度低，消耗資源較大的技術(shù)問題。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)領(lǐng)域，具體而言，涉及一種基于FPGA的數(shù)據(jù)處理方法及裝置。

背景技術(shù)

現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，簡(jiǎn)稱FPGA)可以實(shí)現(xiàn)一些復(fù)雜的組合功能，如解碼器或數(shù)學(xué)方程式。

隨著人工智能的發(fā)展，通過FPGA處理語(yǔ)音或圖像數(shù)據(jù)是目前的技術(shù)主流。例如，通過人工神經(jīng)網(wǎng)絡(luò)模型實(shí)現(xiàn)語(yǔ)義理解、圖像識(shí)別。由于人工神經(jīng)網(wǎng)絡(luò)模型的算法結(jié)構(gòu)比較復(fù)雜，涉及到激勵(lì)函數(shù)的計(jì)算，如sigmoid、tanh等激勵(lì)函數(shù)的運(yùn)算。通過FPGA實(shí)現(xiàn)人工神經(jīng)網(wǎng)絡(luò)處理語(yǔ)音數(shù)據(jù)或圖像數(shù)據(jù)會(huì)消耗大量FPGA的資源，影響數(shù)據(jù)的處理速率。

為了提高FPGA的處理速度，現(xiàn)有技術(shù)中通常采用直接查表法，將激勵(lì)函數(shù)值直接儲(chǔ)存在FPGA的內(nèi)部ROM存儲(chǔ)區(qū)，通過將輸入作為地址直接查找FPGA內(nèi)部BROM得到相應(yīng)的函數(shù)結(jié)果，該方法實(shí)現(xiàn)簡(jiǎn)單，但缺點(diǎn)是精度較低。若想要實(shí)現(xiàn)較高的精度會(huì)大量占用FPGA內(nèi)部的存儲(chǔ)器資源。

針對(duì)相關(guān)技術(shù)中，通過FPGA處理數(shù)據(jù)時(shí)精度低，消耗資源較大的問題，目前尚未存在有效的解決方案。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供了一種基于FPGA的數(shù)據(jù)處理方法及裝置，以至少解決通過FPGA處理數(shù)據(jù)的精度低，消耗資源較大的技術(shù)問題。

根據(jù)本發(fā)明實(shí)施例的一個(gè)方面，提供了一種基于FPGA的數(shù)據(jù)處理方法，包括：在FPGA中的第一運(yùn)算單元中獲取輸入的目標(biāo)數(shù)據(jù)，其中，所述目標(biāo)數(shù)據(jù)為待處理的第一數(shù)據(jù)的絕對(duì)值；通過所述FPGA中的所述第一運(yùn)算單元使用多個(gè)分段逼近函數(shù)中的目標(biāo)分段逼近函數(shù)對(duì)所述目標(biāo)數(shù)據(jù)進(jìn)行運(yùn)算，得到第一運(yùn)算結(jié)果，其中，所述多個(gè)分段逼近函數(shù)用于模擬sigmoid()函數(shù)，每個(gè)所述分段逼近函數(shù)的乘法運(yùn)算的系數(shù)為2ⁿ，n為整數(shù)；通過所述FPGA中的存儲(chǔ)單元中存儲(chǔ)的第一誤差補(bǔ)償表，確定所述目標(biāo)數(shù)據(jù)對(duì)應(yīng)的第一誤差補(bǔ)償結(jié)果；在所述第一數(shù)據(jù)被請(qǐng)求執(zhí)行所述sigmoid()函數(shù)的運(yùn)算的情況下，通過所述FPGA中的第二運(yùn)算單元，對(duì)所述第一運(yùn)算結(jié)果和所述第一誤差補(bǔ)償結(jié)果執(zhí)行第一運(yùn)算操作，得到第一輸出結(jié)果。

可選地，所述通過所述FPGA中的所述第一運(yùn)算單元使用多個(gè)分段逼近函數(shù)中的所述目標(biāo)分段逼近函數(shù)對(duì)所述目標(biāo)數(shù)據(jù)進(jìn)行運(yùn)算，得到第一運(yùn)算結(jié)果，包括：在通過所述第一運(yùn)算單元使用所述目標(biāo)分段逼近函數(shù)對(duì)所述目標(biāo)數(shù)據(jù)進(jìn)行運(yùn)算的過程中，通過所述第一運(yùn)算單元執(zhí)行移位操作，以得到所述目標(biāo)分段逼近函數(shù)中的乘法運(yùn)算的第一系數(shù)，并通過所述第一運(yùn)算單元中的進(jìn)位鏈功能實(shí)現(xiàn)所述目標(biāo)分段逼近函數(shù)中的加法運(yùn)算。

可選地，在FPGA中的第一運(yùn)算單元中獲取輸入的目標(biāo)數(shù)據(jù)之前，所述方法還包括：在所述第一運(yùn)算單元中配置所述多個(gè)分段逼近函數(shù)的運(yùn)算邏輯，其中，每個(gè)所述分段逼近函數(shù)在函數(shù)輸入數(shù)據(jù)的不同取值范圍下生效，所述多個(gè)分段逼近函數(shù)中的部分或全部分段逼近函數(shù)包括乘法運(yùn)算和加法運(yùn)算，所述乘法運(yùn)算中的系數(shù)均為2ⁿ，n為整數(shù)，不同的所述乘法運(yùn)算對(duì)應(yīng)的n不同，所述乘法運(yùn)算中的系數(shù)由所述第一運(yùn)算單元執(zhí)行移位操作實(shí)現(xiàn)。