[發明專利]一種集成新型刻蝕工藝JBS的碳化硅UMOSFET器件及其制備方法

在審

• 申請號: 202010616521.5
• 申請日: 2020-06-30
• 公開（公告）號: CN111900208A
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 湯曉燕;白志強;何艷靜;袁昊;宋慶文;張玉明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06;H01L29/16;H01L29/423
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 李園園

本發明涉及一種集成新型刻蝕工藝JBS的碳化硅UMOSFET器件及其制備方法，該MOSFET器件包括：N+襯底層、N?外延層、第一P+注入區、第二P+注入區、柵介質層、柵電極、第一P?阱區、第二P?阱區、第一N+注入區、第二N+注入區、第一金屬、第二金屬和漏電極，第一P+注入區和第二P+注入區之間的N?外延層形成間隔區，第一金屬與第一P+注入區、第二P+注入區的接觸界面形成歐姆接觸，第二金屬與間隔區的上表面形成肖特基接觸。通過肖特基接觸，提升了器件續流能力，降低器件制備成本。同時在反向阻斷情況下提高了耐壓能力，減小了反向漏電，提高器件的抗雪崩能力，有助于增加第一P+注入區和第二P+注入區的深度，可以有效防止槽柵拐角處強電場引發的可靠性問題。

技術領域

本發明屬于微電子技術領域，具體涉及一種集成新型刻蝕工藝JBS的碳化硅UMOSFET器件及其制備方法。

背景技術

近年來，隨著電力電子系統的不斷發展，對系統中的功率器件提出了更高的要求。硅(Si)基電力電子器件由于材料本身的限制已無法滿足系統應用的要求，碳化硅(SiC)材料作為第三代半導體材料的代表，在諸多特性上均遠好于硅材料。碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半場效晶體管)器件作為近些年商業化的器件，在導通電阻、開關時間、開關損耗和散熱性能等方面，均有著替代現有IGBT((Insulated Gate Bipolar Transistor，絕緣柵雙極型晶體管)的巨大潛力。

現階段通過集成了結勢壘肖特基二極管的碳化硅MOSFET器件可解決由于碳化硅材料的禁帶寬度較大引起的問題。由于碳化硅材料的禁帶寬度較大，碳化硅MOSFET器件內部集成的寄生PiN二極管開啟電壓大多在3V左右，無法為碳化硅MOSFET器件本身提供續流作用。因此，在全橋等電力電子系統應用中，經常要反并聯一個肖特基二極管作為續流二極管使用，增加了肖特基接觸區面積；在阻斷模式下，槽柵拐角處柵氧會引起強會場。

但是，由于碳化硅材料的禁帶寬度較大，集成傳統結勢壘肖特基二極管的碳化硅MOSFET器件仍然存在問題。碳化硅MOSFET器件內部本身的續流能力弱，在全橋等電力電子系統應用中，較大的肖特基接觸區面積一方面使碳化硅MOSFET器件正常工作時有較大的漏電流，增加了芯片制造成本；在阻斷模式下，會導致柵極的電壓應力過大、器件抗雪崩能力弱以及一系列可靠性低的問題。

發明內容

為了解決現有技術中存在的上述問題，本發明提供了一種集成新型刻蝕工藝JBS的碳化硅UMOSFET器件及其制備方法。本發明要解決的技術問題通過以下技術方案實現：

本發明的一個實施例提供了一種集成新型刻蝕工藝JBS的碳化硅UMOSFET器件，包括：

N+襯底層；

設置有第一溝槽和第二溝槽的N-外延層，設置于所述N+襯底層的上表面，所述第一溝槽和所述第二溝槽相鄰間隔設置；

第一P+注入區，圍繞所述第一溝槽的側面和底面設置；

第二P+注入區，圍繞所述第二溝槽的側面和底面設置；

柵電極，位于所述N-外延層的第三溝槽內；

柵介質層，圍繞所述柵電極的側面和底面設置，且與所述第一P+注入區、所述第二P+注入區間隔設置，所述柵介質層與所述第二P+注入區分別設置于所述第一P+注入區的兩側；

第一P-阱區，位于所述N-外延層內部，設置于所述柵介質層遠離所述第一P+注入區的一側；

第二P-阱區，位于所述N-外延層內部，設置于所述柵介質層與所述第一P+注入區之間；

第一N+注入區，位于所述N-外延層內部，且位于所述第一P-阱區上方；