[發(fā)明專利]DDR5客戶端PMIC上電序列和狀態(tài)轉(zhuǎn)變

在審

• 申請?zhí)枺?/td>: 202010600630.8
• 申請日: 2020-06-28
• 公開（公告）號: CN112148109A
• 公開（公告）日: 2020-12-29
• 發(fā)明（設(shè)計）人: S·A·帕特爾;任晨曉
• 申請（專利權(quán)）人: 瑞薩電子美國有限公司
• 主分類號: G06F1/3296
• 分類號: G06F1/3296
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 李輝

一種裝置包括多個寄存器和包括多個引腳的主機接口。所述多個寄存器中的一個寄存器可以是功率狀態(tài)進(jìn)入寄存器，所述功率狀態(tài)進(jìn)入寄存器被配置為控制進(jìn)入低功率狀態(tài)。所述多個引腳中的一個引腳可以是使能引腳。所述裝置可以被配置為響應(yīng)于將所述功率狀態(tài)進(jìn)入寄存器設(shè)置為第一值并且向所述使能引腳提供具有第一電平的信號而進(jìn)入所述低功率狀態(tài)。所述裝置可以被配置為響應(yīng)于向所述使能引腳提供具有第二電平的所述信號而退出所述低功率狀態(tài)。在退出所述低功率狀態(tài)之后，所述裝置可以進(jìn)入空閑狀態(tài)。所述低功率狀態(tài)可以比所述空閑狀態(tài)消耗更少的功率。所述使能引腳被實現(xiàn)為被配置為控制多個穩(wěn)壓器的狀態(tài)的輸入。

本申請涉及2019年6月28日提交的第62/868,019號美國臨時申請，該申請以引用的方式全部并入本文。

技術(shù)領(lǐng)域

本發(fā)明總體上涉及計算機存儲器，更具體地涉及用于實現(xiàn)DDR5客戶端PMIC上電序列和狀態(tài)轉(zhuǎn)變的方法和/或裝置。

背景技術(shù)

消費者正在尋求減少計算設(shè)備的功耗。隨著計算設(shè)備變得更加便攜，電耗對于確保長電池壽命變得越來越重要。尤其是膝上型計算機、筆記本計算機和上網(wǎng)本計算機之類的便攜式計算設(shè)備在某些狀態(tài)下具有嚴(yán)格的電流要求。需要優(yōu)化計算設(shè)備的每個組件以減少電耗。

DDR5 SODIMM/UDIMM實現(xiàn)了各種功率狀態(tài)，以最大程度地降低電耗。功率狀態(tài)(或P-狀態(tài))是設(shè)置組件的速度和電耗的電壓-頻率對。當(dāng)操作電壓較低時，電耗可能較低。通常，當(dāng)在較高的P-狀態(tài)下操作時，電耗較低。

功率管理集成電路(PMIC)可以控制DDR5 SODIMM/UDIMM的功率狀態(tài)。然而，為了保持功率管理集成電路的小封裝尺寸，會限制可用引腳的數(shù)目。DDR5客戶端PMIC和SODIMM/UDIMM僅具有一個用于控制功率狀態(tài)的引腳。用于DDR5客戶端PMIC和SODIMM/UDIMM的常規(guī)PMIC在不需要額外引腳的情況下不允許從特定功率狀態(tài)(即，P1狀態(tài)和P3a狀態(tài))無縫轉(zhuǎn)變。

希望實現(xiàn)DDR5客戶端PMIC上電序列和狀態(tài)轉(zhuǎn)變。

發(fā)明內(nèi)容

本發(fā)明涉及一種裝置，該裝置包括多個寄存器和包括多個引腳的主機接口。該多個寄存器中的一個寄存器可以是被配置為控制進(jìn)入低功率狀態(tài)的功率狀態(tài)進(jìn)入寄存器。該多個引腳中的一個引腳可以是使能引腳。該裝置可以被配置為響應(yīng)于將功率狀態(tài)進(jìn)入寄存器設(shè)置為第一值并且向使能引腳提供具有第一電平的信號而進(jìn)入低功率狀態(tài)。該裝置可以被配置為響應(yīng)于向使能引腳提供具有第二電平的信號而退出低功率狀態(tài)。在退出低功率狀態(tài)之后，該裝置可以進(jìn)入空閑狀態(tài)。低功率狀態(tài)可以比空閑狀態(tài)消耗更少的功率。使能引腳被實現(xiàn)為被配置為控制多個穩(wěn)壓器的狀態(tài)的輸入。

附圖說明

通過以下詳細(xì)描述以及所附權(quán)利要求書和附圖，本發(fā)明的實施例將變得顯而易見。

圖1是圖示了無緩沖存儲器模塊的示例實施例的圖。

圖2是圖示了圖1的存儲器模塊的框圖。

圖3是圖示了緩沖存儲器模塊的示例實施例的圖。

圖4是圖示了圖3的存儲器模塊的框圖。

圖5是圖示了功率管理集成電路的引腳分配圖的圖。

圖6是圖示了主機存儲器控制器和存儲器模塊之間的I²C/I³C總線的圖。

圖7是圖示了進(jìn)入和退出靜態(tài)功率狀態(tài)的狀態(tài)圖。

圖8是圖示了當(dāng)在VIN_BULK斜升之后VR_EN引腳為高且無總線命令的情況下的上電序列的定時圖。

圖9是圖示了當(dāng)在VIN_BULK斜升之前VR_EN引腳為高且無總線命令的情況下的上電序列的定時圖。