[發明專利]一種三維的電感制作方法

在審

• 申請號: 202010590172.4
• 申請日: 2020-06-24
• 公開（公告）號: CN111682108A
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 馮光建
• 申請（專利權）人: 浙江集邁科微電子有限公司
• 主分類號: H01L49/02
• 分類號: H01L49/02
• 代理公司: 杭州天昊專利代理事務所(特殊普通合伙) 33283
• 代理人: 董世博

本發明公開了一種三維的電感制作方法，具體包括如下步驟：101)初步鍵合步驟、102)背部處理步驟、103)正面處理步驟、104)成型步驟；本發明提出制作方便、結構簡單、電感Q值高的一種三維的電感制作方法。

技術領域

本發明涉及半導體技術領域，更具體的說，它涉及一種三維的電感制作方法。

背景技術

電子無源器件包括電感，電容，電阻，濾波器等，這些無源器件都是模擬器件，其體積不能隨著數字電路的縮小而成倍率的縮小，因此對于射頻芯片來講，經常會碰到無源器件較大的不能放在射頻芯片上面，而不得不單獨放在芯片旁邊，這樣增加了模組的面積。

尤其是對于電感來講，設置在芯片或者轉接板表面的平面結構電感，占用面積大，電感Q值卻比較小。

發明內容

本發明克服了現有技術的不足，提出制作方便、結構簡單、電感Q值高的一種三維的電感制作方法。

本發明的技術方案如下：

一種三維的電感制作方法，具體包括如下步驟：

101)初步鍵合步驟：在一片SOI硅片正面通過臨時鍵合工藝，將其負載到載板上；

102)背部處理步驟：減薄載板遠離SOI硅片的一面，減薄厚度范圍為150um到1920um之間；通過光刻、刻蝕工藝在載板減薄的一面分布制作至少兩個TSV孔，且TSV孔之間相互錯位設置；

在載板減薄的一面直接沉積氧化硅或者氮化硅，或者直接熱氧化形成絕緣層；通過物理濺射，磁控濺射或者蒸鍍工藝在絕緣層上方制作種子層；電鍍金屬，使金屬充滿TSV孔，并在200到500度溫度下密化金屬，使金屬更致密；通過表面CMP工藝去除載板表面金屬，使載板表面的金屬只剩下填充的金屬形成金屬柱；通過光刻和電鍍的工藝在載板的金屬柱露出的一面制作RDL和焊盤；

103)正面處理步驟：在SOI硅片遠離載板的一面通過光刻和干法刻蝕工藝分布制作至少一個凹槽，且凹槽設置與TSV孔相對應，多個凹槽之間相互平行；凹槽的底部刻蝕停留在SOI硅片的氧化層上；

通過光刻和干法刻蝕工藝對氧化層進行刻蝕，使與步驟102)金屬柱露出端面，并通過物理濺射、磁控濺射或者蒸鍍工藝在氧化層上制作種子層，且通過電鍍金屬，使金屬充滿凹槽，在200到500度溫度下密化金屬，使金屬更致密；

通過表面CMP工藝去除SOI硅片表面金屬，使SOI硅片表面的金屬只剩下填充的金屬；通過濕法腐蝕工藝去除多余的種子層，SOI硅片上沉積氧化硅或者氮化硅，或者直接熱氧化形成絕緣層；

104)成型步驟：通過光刻和干法刻蝕的工藝，刻蝕步驟102)、103)處理后的載板設置金屬柱之間的區域形成空腔，空腔使金屬柱和SOI硅片填充的金屬露出；再將兩塊處理后形成空腔的SOI硅片結合載板的材料，相互鍵合得到三維立體電感。

進一步的，制作RDL和焊盤，首先通過物理濺射，磁控濺射或者蒸鍍工藝在載板的金屬柱露出的一面上制作種子層，然后在種子層上光刻定義RDL和焊盤位置，再電鍍做出RDL和焊盤金屬。

進一步的，絕緣層厚度范圍在10nm到100um之間；種子層厚度范圍在1nm到100um之間，其本身結構為一層或多層結構，每層的金屬材質采用鈦、銅、鋁、銀、鈀、金、鉈、錫、鎳中的一種或多種混合；RDL和焊盤金屬的厚度范圍在1um到100um之間，其本身結構為一層或多層，每層的材質采用鈦、銅、鋁、銀、鈀、金、鉈、錫、鎳中的一種或多種混合。

進一步的，步驟102)載板的減薄后的厚度范圍在150um到1920um之間；TSV孔的直徑范圍在1um到1000um之間，TSV孔的深度在10um到1000um之間。

進一步的，載板在CMP工藝處理時，其表面的絕緣層用干法刻蝕或者濕法腐蝕工藝去除。