[發明專利]半導體元件的制造方法

在審

• 申請號: 202010578389.3
• 申請日: 2015-02-15
• 公開（公告）號: CN111682026A
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 楊政達
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11548;H01L21/28
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張娜;劉芳

本發明提供一種半導體元件及其制造方法，其中的制造方法包括提供具有數個堆疊結構的基底，并在堆疊結構之間涂布流體材料，然后去除部分流體材料，以形成露出部分堆疊結構的犧牲層。在露出的堆疊結構的側壁形成多個介電間隙壁，并完全去除上述犧牲層，再在基底上形成覆蓋堆疊結構的介電層，并在介電間隙壁以下的兩個堆疊結構之間具有空氣間隙。本發明能通過降低溝槽的高寬比而完成隙填充，并同時形成能避免柵極間耦合效應發生的空氣間隙。

本發明是一件分案申請，原申請的申請日為：2015年02月15日；原申請號為：201510081575.5；原發明創造名稱為：半導體元件及其制造方法。

技術領域

本發明涉及一種半導體制程，尤其涉及一種具有空氣間隙的半導體元件及其制造方法。

背景技術

隨著半導體元件發展到納米世代后，面臨到的困難愈來愈多，譬如隨著線寬縮小、線路密度增加等情況，在圖案精確度與制程控制方面都有嚴峻的考驗。

舉例來說當制程進入35納米世代后，不單只有線路寬度被縮小，線路間的距離也隨之縮小。尤其是當線路間的溝槽的高寬比過高時，往往會產生隙填充不易的問題。此外，如要搭配金屬硅化制程，則會發現溝槽內的介電層高度不均的問題，這估計是因為隙填充困難，所以有些溝槽內的介電層中有孔洞產生，進而導致回蝕這些介電層后，有孔洞的部位形成坑洞。另外，因為線路寬度變小，在介電層的隙填充過程中還可能受應力影響而發生線路彎折的問題。

發明內容

本發明提供一種半導體元件，具有能避免柵極間耦合效應發生的空氣間隙。

本發明另提供一種半導體元件的制造方法，能通過降低溝槽的高寬比而完成隙填充，并同時形成空氣間隙。

本發明的一種半導體元件，包括基底、多個堆疊結構、介電層以及多個介電間隙壁。基底上具有上述堆疊結構，介電層則位于堆疊結構之間，其中兩個堆疊結構之間具有空氣間隙。至于介電間隙壁是位于空氣間隙以上的堆疊結構的側壁與介電層之間。

在本發明的一實施例中，上述堆疊結構之間的溝槽的高寬比例如大于11。

在本發明的一實施例中，上述介電間隙壁之間的溝槽的高寬比例如在7～11之間。

在本發明的一實施例中，上述介電層是拉伸氧化物以及上述介電間隙壁是壓縮氧化物。

在本發明的一實施例中，上述介電層是壓縮氧化物以及上述介電間隙壁是拉伸氧化物。

在本發明的一實施例中，上述介電間隙壁的材料包括低溫氧化物。

在本發明的一實施例中，上述每個堆疊結構包括浮動柵極、位于浮動柵極上的柵間介電層、位于柵間介電層上的字符線、與位于字符線上的頂蓋層。

在本發明的一實施例中，上述柵間介電層位于介電間隙壁的下方。

在本發明的一實施例中，上述柵間介電層與介電間隙壁的底部同平面。

本發明的一種半導體元件的制造方法，包括提供具有多個堆疊結構的基底，并在堆疊結構之間涂布流體材料，然后去除部分流體材料，以形成露出部分堆疊結構的犧牲層。在露出的堆疊結構的側壁形成數個介電間隙壁，并完全去除上述犧牲層，再在基底上形成覆蓋堆疊結構的介電層，并在介電間隙壁以下的兩個堆疊結構之間具有空氣間隙。

在本發明的另一實施例中，形成上述介電間隙壁的步驟包括在露出的堆疊結構上共形地形成一層低溫氧化物層，再回蝕刻低溫氧化物層，直到暴露出上述犧牲層。

在本發明的另一實施例中，上述每個堆疊結構包括浮動柵極、形成于浮動柵極上的柵間介電層、形成于柵間介電層上的字符線、與形成于字符線上的頂蓋層。

在本發明的另一實施例中，上述犧牲層的厚度控制在使犧牲層的頂面在柵間介電層的位置以上。