[發(fā)明專(zhuān)利]時(shí)鐘電路系統(tǒng)、計(jì)算芯片、算力板和數(shù)字貨幣挖礦機(jī)

在審

• 申請(qǐng)?zhí)枺?/td>: 202010572765.8
• 申請(qǐng)日: 2020-06-22
• 公開(kāi)（公告）號(hào): CN111562808A
• 公開(kāi)（公告）日: 2020-08-21
• 發(fā)明（設(shè)計(jì)）人: 范志軍;劉建波;楊作興
• 申請(qǐng)（專(zhuān)利權(quán)）人: 深圳比特微電子科技有限公司
• 主分類(lèi)號(hào): G06F1/06
• 分類(lèi)號(hào): G06F1/06
• 代理公司: 中國(guó)國(guó)際貿(mào)易促進(jìn)委員會(huì)專(zhuān)利商標(biāo)事務(wù)所 11038
• 代理人: 周衡威

本公開(kāi)涉及時(shí)鐘電路系統(tǒng)、計(jì)算芯片、算力板和數(shù)字貨幣挖礦機(jī)。時(shí)鐘電路系統(tǒng)包括主時(shí)鐘電路和本地時(shí)鐘電路。主時(shí)鐘電路包括級(jí)聯(lián)的多個(gè)時(shí)鐘驅(qū)動(dòng)電路，每個(gè)時(shí)鐘驅(qū)動(dòng)電路包括使時(shí)鐘信號(hào)延遲的一個(gè)或多個(gè)延遲元件。本地時(shí)鐘電路包括耦接到所述主時(shí)鐘電路的第一端口的第一輸入端；耦接到主時(shí)鐘電路的第二端口的第二輸入端；以及邏輯門(mén)元件。第一端口和第二端口之間存在主時(shí)鐘電路的的至少一個(gè)延遲元件。本公開(kāi)能夠使用精簡(jiǎn)的時(shí)鐘電路系統(tǒng)生成性能良好的脈沖信號(hào)。

技術(shù)領(lǐng)域

本公開(kāi)涉及電子電路領(lǐng)域，并且更具體地涉及時(shí)鐘電路系統(tǒng)以及應(yīng)用該時(shí)鐘電路系統(tǒng)的計(jì)算芯片、算力板和數(shù)字貨幣挖礦機(jī)。

背景技術(shù)

采用流水線(pipeline)結(jié)構(gòu)是芯片設(shè)計(jì)的常用方法。使用流水線結(jié)構(gòu)能夠有效地提升執(zhí)行數(shù)據(jù)處理任務(wù)的效率/吞吐率。在通用CPU領(lǐng)域，通常是指令執(zhí)行相關(guān)的流水線，因此流水線結(jié)構(gòu)中的各級(jí)流水線的處理時(shí)間并不完全相同。然而，在依賴(lài)于純硬件計(jì)算的許多領(lǐng)域(諸如虛擬數(shù)字貨幣計(jì)算、人工智能(AI)計(jì)算等)，通常施加嚴(yán)格的時(shí)序要求。例如，每級(jí)流水線的時(shí)間都需要精確地控制到一致。因此，在這些領(lǐng)域中，用于為流水線結(jié)構(gòu)提供時(shí)鐘信號(hào)的時(shí)鐘電路系統(tǒng)往往具有特定的結(jié)構(gòu)和功能。

在執(zhí)行諸如虛擬數(shù)字貨幣計(jì)算、人工智能(AI)計(jì)算之類(lèi)的計(jì)算密集型的數(shù)據(jù)處理任務(wù)時(shí)，計(jì)算硬件常常需要長(zhǎng)時(shí)間地運(yùn)行。例如，為了高效率地獲取數(shù)字貨幣，數(shù)字貨幣挖礦機(jī)需要不間斷地執(zhí)行大量散列(hash)運(yùn)算。這樣的計(jì)算硬件會(huì)顯著地消耗功率并帶來(lái)相應(yīng)的成本，例如電力成本。功耗比被定義為計(jì)算硬件的每單位算力所消耗的功率，它是衡量計(jì)算硬件的重要性能指標(biāo)之一。當(dāng)計(jì)算硬件包含或被實(shí)現(xiàn)為計(jì)算芯片時(shí)，可以通過(guò)減少計(jì)算芯片所使用的元件的數(shù)量來(lái)降低功耗比。有利地，計(jì)算芯片的芯片面積也可以被減小。

發(fā)明內(nèi)容

本公開(kāi)的實(shí)施例旨在使用精簡(jiǎn)的時(shí)鐘電路系統(tǒng)生成性能良好的脈沖信號(hào)，該脈沖信號(hào)可以被用于執(zhí)行計(jì)算密集型的數(shù)據(jù)處理任務(wù)的流水線結(jié)構(gòu)。

根據(jù)本公開(kāi)的第一方面，提供了一種時(shí)鐘電路系統(tǒng)，所述時(shí)鐘電路系統(tǒng)包括主時(shí)鐘電路以及一個(gè)或多個(gè)本地時(shí)鐘電路。所述主時(shí)鐘電路包括級(jí)聯(lián)的多個(gè)時(shí)鐘驅(qū)動(dòng)電路，每個(gè)時(shí)鐘驅(qū)動(dòng)電路包括使時(shí)鐘信號(hào)延遲的一個(gè)或多個(gè)延遲元件，所述主時(shí)鐘電路被配置為驅(qū)動(dòng)時(shí)鐘信號(hào)沿所述多個(gè)時(shí)鐘驅(qū)動(dòng)電路傳播。所述一個(gè)或多個(gè)本地時(shí)鐘電路中的每一個(gè)本地時(shí)鐘電路與所述主時(shí)鐘電路中的相應(yīng)時(shí)鐘驅(qū)動(dòng)電路相關(guān)聯(lián)，并且包括：第一輸入端，耦接到所述主時(shí)鐘電路的第一端口以從所述主時(shí)鐘電路汲取第一時(shí)鐘信號(hào)；第二輸入端，耦接到所述主時(shí)鐘電路的第二端口以從所述主時(shí)鐘電路汲取第二時(shí)鐘信號(hào)；和邏輯門(mén)元件，耦接到所述第一輸入端和所述第二輸入端，并且被配置為基于所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)生成脈沖信號(hào)。其中，所述第二端口在所述主時(shí)鐘電路中位于所述第一端口的下游，并且所述第一端口和所述第二端口之間存在所述主時(shí)鐘電路的所述相應(yīng)時(shí)鐘驅(qū)動(dòng)電路中的至少一個(gè)延遲元件。

根據(jù)本公開(kāi)的該第一方面，所述本地時(shí)鐘電路還包括使第二時(shí)鐘信號(hào)延遲的一個(gè)或多個(gè)附加延遲元件，所述一個(gè)或多個(gè)附加延遲元件被設(shè)置在所述邏輯門(mén)元件與所述第二輸入端之間。

根據(jù)本公開(kāi)的該第一方面，所述本地時(shí)鐘電路具有以下各種配置中的一種配置：第一配置，其中與所述本地時(shí)鐘電路相關(guān)聯(lián)的所述第一端口和所述第二端口位于所述主時(shí)鐘電路的同一級(jí)時(shí)鐘驅(qū)動(dòng)電路中；第二配置，其中與所述本地時(shí)鐘電路相關(guān)聯(lián)的所述第一端口和所述第二端口位于所述主時(shí)鐘電路的相鄰兩級(jí)時(shí)鐘驅(qū)動(dòng)電路中；或者第三配置，其中與所述本地時(shí)鐘電路相關(guān)聯(lián)的所述第一端口與所述第二端口之間存在所述主時(shí)鐘電路的至少一級(jí)時(shí)鐘驅(qū)動(dòng)電路。

根據(jù)本公開(kāi)的該第一方面，所述一個(gè)或多個(gè)本地時(shí)鐘電路包括第一本地時(shí)鐘電路和第二本地時(shí)鐘電路，所述一個(gè)或多個(gè)本地時(shí)鐘電路包括第一本地時(shí)鐘電路和第二本地時(shí)鐘電路，所述第一本地時(shí)鐘電路和所述第二本地時(shí)鐘電路各自具有所述第一配置、第二配置和第三配置中的不同配置。

根據(jù)本公開(kāi)的該第一方面，所述邏輯門(mén)元件與所述本地時(shí)鐘電路的所述第一輸入端和所述第二輸入端之間沒(méi)有設(shè)置延遲元件。