[發明專利]電容電感嵌埋結構及其制作方法和基板

有效

• 申請號: 202010553554.X
• 申請日: 2020-06-17
• 公開（公告）號: CN111834341B
• 公開（公告）日: 2021-09-21
• 發明（設計）人: 陳先明;馮磊;楊威源;黃本霞;洪業杰
• 申請（專利權）人: 珠海越亞半導體股份有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64;H01L27/13
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 俞梁清

本申請公開了一種電容電感嵌埋結構及其制作方法和基板，該方法包括步驟：提供金屬板；在金屬板上表面依次沉積第一保護層、薄膜介質層、第二保護層和上電極層，并對第一保護層、薄膜介質層、第二保護層和上電極層刻蝕形成薄膜電容及電容上電極；壓合上介質層至金屬板上表面，覆蓋薄膜電容和電容上電極，刻蝕金屬板，形成電容下電極；壓合下介質層至金屬板下表面，對上介質層和下介質層鉆孔，形成電感通孔和電容電極通孔；電鍍金屬形成電感和線路層，電感設置在電感導通孔中，線路層連通電感和電容電極通孔；在上下表面沉積阻焊層，并對阻焊層光刻形成線路層電極窗口。本申請能夠減薄基板厚度，實現封裝小型化。

技術領域

本申請涉及半導體封裝技術領域，尤其涉及一種電容電感嵌埋結構及其制作方法和基板。

技術背景

隨著微電子技術的不斷發展，用戶對系統的小型化、多功能、低功耗、高可靠性的要求越來越高，將電子元件嵌埋至基板內部的封裝方法越來越受到青睞。

目前，市面上多采用三維堆疊封裝結構的方式將多個電子元件封裝在基板內部不同層實現封裝基板的小型化和集成化，但是三維堆疊封裝技術封裝層數較多，工藝較復雜并且隨著嵌埋層數的增加會降低散熱效率和提高成本。

申請內容

本申請旨在至少在一定程度上解決相關技術中的技術問題之一。為此，本申請提出一種電容電感嵌埋結構及其制作方法和基板，以下是對本文詳細描述的主題的概述。本概述并非是為了限制權利要求的保護范圍。所述技術方案如下：

第一方面，本申請實施例提供了一種電容電感嵌埋結構制作方法，包括以下步驟：

提供金屬板；

在所述金屬板上表面依次沉積第一保護層、薄膜介質層、第二保護層和上電極層，并對所述第一保護層、所述薄膜介質層、所述第二保護層和所述上電極層刻蝕形成薄膜電容及電容上電極；

壓合上介質層至所述金屬板上表面，所述上介質層覆蓋所述薄膜電容和所述電容上電極，刻蝕所述金屬板，形成電容下電極，所述電容上電極、所述薄膜電容和所述電容下電極依次連接組成電容；

壓合下介質層至所述金屬板下表面，對所述上介質層和所述下介質層鉆孔，形成電感通孔和電容電極通孔；

電鍍金屬形成電感和線路層，所述電感設置在所述電感導通孔中，所述線路層連通所述電感和所述電容電極通孔；

在上下表面沉積阻焊層，并對所述阻焊層光刻形成所述線路層的電極窗口。

根據本申請第一方面實施例的電容電感嵌埋結構制作方法，至少具有以下有益效果：第一方面，本申請將薄膜電容和垂直電感嵌埋與同一水平面，與現有的薄膜電容和電感疊層的結構相比，縮小了電容電感嵌埋結構空間，實現嵌埋元器件小型化；第二方面，本申請分別在兩個電容電極和薄膜介質層之間增加了保護層可以有效阻止金屬離子遷移，提升了薄膜介質的可靠性；第三方面，該電容電感嵌埋結構制作方法與現有的無芯基板方法相比，流程更加簡化，制作成本更加低廉。

可選地，在本申請的一個實施例中，還包括：對所述電極窗口表面進行抗氧化處理。

可選地，在本申請的一個實施例中，還包括沉積種子層，所述種子層覆蓋在所述電感外壁、所述電容上表面和下表面以及所述線路層下表面。

可選地，在本申請的一個實施例中，所述電容電極通孔包括上電極導通孔和下電極導通孔，分別對應設置于所述電容上電極和所述電容下電極表面。

可選地，在本申請的一個實施例中，所述薄膜介質層包括氧化鋁、二氧化硅、鈦酸鈣、鈦酸鋇、鈦酸鍶、氮化硅、氧化鈦和氧化鉭介電性能較好的化合物。

可選地，在本申請的一個實施例中，所述第一保護層和所述第二保護層為金屬材料，所述第一保護層和所述第二保護層厚度大于等于200nm。