[發明專利]一種降低寄生電容的MOS電容及優化方法

在審

• 申請號: 202010546600.3
• 申請日: 2020-06-15
• 公開（公告）號: CN111883596A
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 劉新寧;潘家駒
• 申請（專利權）人: 東南大學
• 主分類號: H01L29/94
• 分類號: H01L29/94;H01L27/02
• 代理公司: 南京眾聯專利代理有限公司 32206
• 代理人: 葉涓涓

1.一種降低寄生電容的MOS電容，包括P型襯底、形成于P型襯底中的N-阱、形成于P型襯底中的一個P+擴散區，形成于N-阱中的一個N+擴散區，所述P+擴散區連接到最低電位，所述N+擴散區作為N-阱接觸并與偏置電壓相連，其特征在于：N-阱接觸與偏置電壓之間接入高阻抗模塊，使N-阱到P型襯底之間較小的電容等效串聯入寄生電容。

2.根據權利要求1所述的降低寄生電容的MOS電容，其特征在于：所述MOS電容為一般電容，還包括形成于N-阱中的兩個P+擴散區、覆蓋在N-阱上的絕緣層、覆蓋在絕緣層上的多晶硅層；兩個P+擴散區被引出相連作為MOS電容器陽極,柵極從多晶硅層引出并作為MOS電容器的陰極，溝道至N-阱之間具有第一寄生電容，N-阱至P型襯底之間具有第二寄生電容。

3.根據權利要求1所述的降低寄生電容的MOS電容，其特征在于：所述MOS電容為積累型MOS電容，還包括形成于N-阱中的P-阱，形成于P-阱中的兩個P+擴散區、覆蓋在P-阱上的絕緣層、覆蓋在絕緣層上的多晶硅層，兩個P+擴散區被引出相連作為MOS電容器陽極,柵極從多晶硅層引出并作為MOS電容器的陰極，P-阱至N-阱之間具有第一寄生電容，N-阱至P型襯底之間具有第二寄生電容。

4.根據權利要求1所述的降低寄生電容的MOS電容，其特征在于：所述MOS電容為反轉型MOS電容，還包括形成于N-阱中的P-阱，形成于P-阱中的兩個N+擴散區與一個P+摻雜區、覆蓋在P-阱上的絕緣層、覆蓋在絕緣層上的多晶硅層，兩個N+擴散區與一個P+摻雜區被引出相連作為MOS電容器陽極,柵極從多晶硅層引出并作為MOS電容器的陰極，P-阱至N-阱之間具有第一寄生電容，N-阱至P型襯底之間具有第二寄生電容。

5.根據權利要求1-4中任意一項所述的降低寄生電容的MOS電容，其特征在于：所述高阻抗模塊為高阻抗元件或高阻抗電路。

6.根據權利要求5所述的降低寄生電容的MOS電容，其特征在于：所述高阻抗元件為大電阻或小電容。

7.根據權利要求5所述的降低寄生電容的MOS電容，其特征在于：所述高阻抗電路包括以面對面二極管形式連接的MOS管。

8.根據權利要求7所述的降低寄生電容的MOS電容，其特征在于：所述高阻抗電路包括第一PMOS管和第二PMOS管，所述第一PMOS管源級與偏置電壓相連、柵極與漏級相連并與第二PMOS管的漏級相連，所述第二PMOS管柵極與漏級相連、源級與MOS電容的N-阱接觸相連。

9.根據權利要求1所述的降低寄生電容的MOS電容，其特征在于：所述等效串聯入的寄生電容為溝道至N-阱之間的電容。

10.一種降低MOS電容寄生電容的優化方法，其特征在于，包括如下步驟：

在MOS電容N-阱接觸與偏置電壓之間接入一高阻抗模塊，使N-阱到P-襯底之間較小的電容等效串聯入寄生電容。