[發明專利]一種半導體結構

有效

• 申請號: 202010529695.8
• 申請日: 2020-06-11
• 公開（公告）號: CN111681687B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 曹開瑋;孫鵬;周俊;占瓊;黃蔚;侯春源
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: G11C5/02
• 分類號: G11C5/02;G11C5/06;G11C16/06;G11C16/08;G11C16/30;H10B41/30;H10B41/40;H10B43/30;H10B43/40
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 柳虹

本發明提供了一種半導體結構，包括存儲陣列單元，該存儲陣列單元具有襯底、位于襯底上的存儲陣列、以及位于存儲陣列周邊的第一鍵合區，該第一鍵合區包括第一襯底引出鍵合區、第一位線鍵合區、第一字線鍵合區以及第一源極線鍵合區，本發明提供的半導體結構是將外圍驅動電路單元設置于存儲陣列單元的投影上方，即與存儲陣列單元分別設置，在形成存儲陣列的存儲陣列單元中不再設置外圍驅動電路，利用晶圓鍵合技術將第一鍵合區與外圍驅動電路單元中相對應的第二鍵合區相鍵合，實現存儲陣列單元中的襯底、多條字線、多條位線以及多條源極線與外圍驅動電路單元中相對應的驅動電路電連接，從而使得該半導體結構在垂直方向上呈三維結構，減小了其尺寸。

技術領域

本發明涉及微電子技術領域，特別涉及一種半導體結構。

背景技術

閃存是一種廣泛使用的非易失性計算機存儲技術，通常采用浮柵或者電荷捕獲結構在場效應晶體管中存儲電荷，構成存儲單元。NOR型閃存具有完全隨機存取功能，可用于進行數據存儲或執行程序代碼存儲。

現有技術下的NOR型閃存，是將其存儲區域以及其外圍驅動電路制作在同一片晶圓上，但是，這種平面結構的NOR型閃存生產周期長，器件占用的面積較大，集成度較低。

發明內容

本申請提供了一種半導體結構，有效地解決了因平面結構的NOR型閃存尺寸較大的問題，減小了器件面積，提高了集成度。

為了解決上述問題，本發明提供了一種半導體結構，包括：

存儲陣列單元，具有襯底、位于所述襯底上的存儲陣列、以及位于所述存儲陣列周邊的第一鍵合區；

所述存儲陣列包含多條字線、多條位線以及多條源極線，所述第一鍵合區包括第一襯底引出鍵合區、第一位線鍵合區、第一字線鍵合區以及第一源極線鍵合區；所述第一襯底引出鍵合區用于所述襯底的引出，所述第一位線鍵合區用于所述位線的引出，所述第一字線鍵合區用于所述字線的引出，所述第一源極線鍵合區用于所述源極線的引出。

進一步地，所述半導體結構還包括：外圍驅動電路單元，位于所述存儲陣列單元的投影上方，包括位于所述外圍驅動電路單元中部的外圍驅動電路，以及位于所述外圍驅動電路周邊的第二鍵合區；所述第二鍵合區包括第二襯底引出鍵合區、第二位線鍵合區、第二字線鍵合區以及第二源極線鍵合區；所述外圍驅動電路包括供電電路、字線譯碼器電路、位線譯碼器電路、源極線譯碼器電路；

其中，所述第一襯底引出鍵合區與所述第二襯底引出鍵合區鍵合，以實現所述存儲陣列中的襯底與所述供電電路的連接，所述第一位線鍵合區與所述第二位線鍵合區連接，以實現所述位線與所述位線譯碼器電路的連接，所述第一字線鍵合區與所述第二字線鍵合區鍵合，以實現所述字線與所述字線譯碼器電路的連接，所述第一源極線鍵合區與所述第二源極線鍵合區鍵合，以實現所述源極線與所述源極線譯碼器電路連接。

進一步地，所述外圍驅動電路還包括邏輯控制電路；用于對所述供電電路、字線譯碼器電路、位線譯碼器電路和所述源極線譯碼器電路進行控制。

進一步地，所述襯底包括三重P型摻雜阱及其外圍的深N型摻雜阱，所述第一襯底引出鍵合區包括多個位于所述存儲陣列周圍其中任一角隅處的第一襯底鍵合單元，所述第一襯底鍵合單元將所述三重P型摻雜阱以及所述深N型摻雜阱引出。

進一步地，所述第一位線鍵合區位于所述存儲陣列周邊至少其中一側邊。

進一步地，所述位線均與位于所述存儲陣列周邊的一側側邊的第一位線鍵合區中的第一位線鍵合單元連接，所述第一位線鍵合單元交錯設置。

進一步地，相鄰的位線分別與位于所述存儲陣列周邊的兩側側邊的第一位線鍵合區中的第一位線鍵合單元連接。

進一步地，所述第一字線鍵合區位于所述存儲陣列周邊至少其中一側邊。

進一步地，所述第一源極線鍵合區位于所述存儲陣列周邊至少其中一側邊。