[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010526154.X
• 申請日: 2020-06-09
• 公開（公告）號: CN113782488A
• 公開（公告）日: 2021-12-10
• 發明（設計）人: 金吉松
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：圖形化核心材料層，形成位于第一延伸區的核心層；在核心層的側壁上形成側墻；對核心材料層進行離子摻雜，適于使第一間隔區的核心材料層的耐刻蝕度大于第一連接區的核心材料層的耐刻蝕度；在第二間隔區上形成填充于相鄰側墻之間的填充層和位于第二連接區的第一凹槽；在進行離子摻雜以及形成核心層、側墻和填充層后，去除位于第一連接區的核心層，形成位于第二凹槽，第二凹槽和第一凹槽沿第二方向間隔排列；以填充層、側墻和位于第一間隔區的核心層為掩膜，刻蝕第一凹槽和第二凹槽下方的介質層，形成多個互連溝槽。本發明實施例有利于提高互連溝槽的圖形設計自由度和靈活度。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體集成電路(Integrated circuit，IC)產業的快速成長，半導體技術在摩爾定律的驅動下持續地朝更小的工藝節點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發展。

在集成電路發展過程中，通常隨著功能密度(即每一芯片的內連線結構的數量)逐漸增加的同時，幾何尺寸(即利用工藝步驟可以產生的最小元件尺寸)也逐漸減小，這相應增加了集成電路制造的難度和復雜度。

目前，在技術節點不斷縮小的情況下，如何提高形成于晶圓上的圖形與目標圖形的匹配度成為了一種挑戰。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，有利于提高互連溝槽的圖形設計自由度和靈活度。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成介質層，所述介質層包括沿第一方向延伸且沿第二方向間隔排布的第一延伸區和第二延伸區，所述第一延伸區包括第一連接區和沿第一方向位于第一連接區之間的第一間隔區，所述第二延伸區包括第二連接區和沿第一方向位于第二連接區之間的第二間隔區；在所述介質層上形成核心材料層，用于形成分立于所述第一延伸區的核心層；圖形化所述核心材料層，形成位于所述第一延伸區的核心層；在所述核心層的側壁上形成側墻；對位于所述第一間隔區的核心材料層進行離子摻雜，適于使第一間隔區的核心材料層的耐刻蝕度大于第一連接區的核心材料層的耐刻蝕度；在所述第二間隔區的介質層上形成填充于相鄰側墻之間的填充層，沿第一方向，相鄰的所述填充層之間形成有位于第二連接區的第一凹槽；在進行離子摻雜、以及形成所述核心層、側墻和填充層后，去除位于所述第一連接區的核心層，形成位于所述第一連接區的第二凹槽，所述第二凹槽和第一凹槽沿第二方向間隔排列，所述第二凹槽和第一凹槽之間由側墻相隔離；以所述填充層、側墻以及位于所述第一間隔區的核心層為掩膜，刻蝕所述第一凹槽和第二凹槽下方的介質層，形成多個互連溝槽。

相應的，本發明實施例還提供一種半導體結構，包括：基底；位于所述基底上的介質層，所述介質層包括沿第一方向延伸且沿第二方向間隔排布的第一延伸區和第二延伸區，所述第一延伸區包括第一連接區和沿第一方向位于第一連接區之間的第一間隔區，所述第二延伸區包括第二連接區和沿第一方向位于第二連接區之間的第二間隔區；分立于所述第一延伸區的核心層，其中，位于所述第一間隔區的所述核心層中摻雜有離子，所述離子適于增大所述核心層的耐刻蝕度，或者，位于所述第一連接區的核心層中摻雜有離子，所述離子適于減小核心層的耐刻蝕度；側墻，位于所述核心層的側壁上；填充層，位于所述第二間隔區的介質層上且填充于相鄰所述側墻之間，所述填充層與側墻以及第一間隔區的核心層，用于作為刻蝕所述介質層以形成互連溝槽的掩膜；第一凹槽，位于所述第二連接區且沿所述第一方向位于相鄰的所述填充層之間。

與現有技術相比，本發明實施例的技術方案具有以下優點：