[發(fā)明專利]內(nèi)置硬件密碼學(xué)算法協(xié)處理器的微處理器及安全芯片

在審

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• 申請日: 2020-06-09
• 公開（公告）號: CN111767586A
• 公開（公告）日: 2020-10-13
• 發(fā)明（設(shè)計）人: 陳震;劉亮;李偉立;李雷;張海峰;原義棟
• 申請（專利權(quán)）人: 北京智芯微電子科技有限公司;國網(wǎng)信息通信產(chǎn)業(yè)集團有限公司
• 主分類號: G06F21/72
• 分類號: G06F21/72
• 代理公司: 北京潤平知識產(chǎn)權(quán)代理有限公司 11283
• 代理人: 肖冰濱;王曉曉

本發(fā)明提供一種內(nèi)置硬件密碼學(xué)算法協(xié)處理器的微處理器，屬于安全芯片設(shè)計領(lǐng)域。所述微處理器包括：主處理器，配置有第一協(xié)處理器接口；協(xié)處理器，包括第二協(xié)處理器接口及密碼學(xué)算法硬件引擎；所述主處理器與所述協(xié)處理器之間通過所述第一協(xié)處理器接口和所述第二協(xié)處理器接口進(jìn)行通信。本發(fā)明通過第一協(xié)處理器接口與第二協(xié)處理器接口直接通信實現(xiàn)主處理器與協(xié)處理器之間的安全通信，主處理與協(xié)處理器之間的通信不經(jīng)過安全芯片的系統(tǒng)總線，而是在安全芯片的微處理器內(nèi)部實現(xiàn)密碼學(xué)算法安全性，降低安全芯片的設(shè)計難度。

技術(shù)領(lǐng)域

本發(fā)明涉及安全芯片設(shè)計領(lǐng)域，具體地涉及一種內(nèi)置硬件密碼學(xué)算法協(xié)處理器的微處理器以及一種安全芯片。

背景技術(shù)

安全芯片被廣泛用于物聯(lián)網(wǎng)、智能家居、移動互聯(lián)、移動金融等領(lǐng)域。安全芯片分為智能卡、PSAM卡等形式，是一種能夠提供密碼學(xué)算法支持的SOC(System On a Chip)芯片，其基本結(jié)構(gòu)由嵌入式微處理器、總線、存儲器和外設(shè)組成。在SOC芯片中實現(xiàn)密碼學(xué)算法功能，主要有兩種方式：一種是采用軟件運算，可以使用通用指令進(jìn)行，也可以調(diào)用專用指令。例如Intel的臺式機CPU和服務(wù)器CPU中添加了AES-NI指令集，可以實現(xiàn)AES算法的運算；ARM的V8A架構(gòu)高性能處理器也提供了專用AES指令。但是，通常的嵌入式微處理器不提供AES專用指令集，不能通過軟件實現(xiàn)密碼學(xué)算法功能。軟件實現(xiàn)密碼學(xué)算法的缺點在于安全防護性低，無論是使用通用指令或者專用算法指令進(jìn)行計算，抗側(cè)信道攻擊效果均有限，因為利用微處理器計算產(chǎn)生的功耗波形就可以輕易破解密碼學(xué)算法。另一種是調(diào)用系統(tǒng)中的硬件加密引擎實現(xiàn)密碼學(xué)算法，微處理器可以通過系統(tǒng)總線訪問硬件加密引擎，可以在硬件加密引擎內(nèi)部保證算法的安全，但是微處理器與硬件加密引擎之間通過系統(tǒng)總線訪問數(shù)據(jù)，數(shù)據(jù)在系統(tǒng)總線上明文傳輸存在安全漏洞，利用側(cè)信道攻擊可以將其破解。

隨著可信計算的發(fā)展，密碼學(xué)硬件加密引擎也需要進(jìn)行安全控制，避免不可信的程序訪問硬件加速引擎導(dǎo)致安全問題，因此需要在硬件引擎外配置安全管理模塊。一種現(xiàn)有的安全芯片架構(gòu)如圖1所示，在安全芯片的系統(tǒng)總線上增加安全模塊，微處理器與硬件加密引擎之間的數(shù)據(jù)傳輸通過系統(tǒng)總線上的安全模塊進(jìn)行安全控制。然而，要實現(xiàn)系統(tǒng)總線安全、算法軟件安全、可信計算等功能，大大增加了安全芯片的開發(fā)難度。目前，亟需一種便捷的密碼學(xué)算法實現(xiàn)方式，在保證密碼學(xué)算法安全性的同時，降低安全芯片設(shè)計的難度。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種內(nèi)置硬件密碼學(xué)算法協(xié)處理器的微處理器，在微處理器內(nèi)部實現(xiàn)密碼學(xué)算法安全性，降低安全芯片的設(shè)計難度。

為了實現(xiàn)上述目的，本發(fā)明一方面提供一種內(nèi)置硬件密碼學(xué)算法協(xié)處理器的微處理器，應(yīng)用于安全芯片中，包括：

主處理器，配置有第一協(xié)處理器接口；

協(xié)處理器，包括第二協(xié)處理器接口及密碼學(xué)算法硬件引擎；

所述主處理器與所述協(xié)處理器之間通過所述第一協(xié)處理器接口和所述第二協(xié)處理器接口進(jìn)行通信。

進(jìn)一步地，還包括：

安全防護模塊，用于對所述主處理器與所述協(xié)處理器之間的通信進(jìn)行安全防護以及對所述密碼學(xué)算法硬件引擎進(jìn)行安全防護。

進(jìn)一步地，所述對所述主處理器與所述協(xié)處理器之間的通信進(jìn)行安全防護，包括：

產(chǎn)生所述第一協(xié)處理器接口與所述第二協(xié)處理器接口之間通信的第一數(shù)據(jù)掩碼，通過所述第一數(shù)據(jù)掩碼實現(xiàn)對所述主處理器與所述協(xié)處理器之間通信信道的安全防護。

進(jìn)一步地，所述密碼學(xué)算法硬件引擎包括寄存器和加密運算單元，所述主處理器通過所述第一協(xié)處理器接口將控制信號和密碼學(xué)數(shù)據(jù)傳送到所述第二協(xié)處理器接口，通過所述第二協(xié)處理器接口將所述密碼學(xué)數(shù)據(jù)寫入所述寄存器并啟動所述加密運算單元進(jìn)行加密/解密運算。

進(jìn)一步地，所述密碼學(xué)算法硬件引擎還包括安全管理單元；