[發明專利]一種在DDR3中基于時分復用進行讀寫控制的裝置

在審

• 申請號: 202010517116.8
• 申請日: 2020-06-09
• 公開（公告）號: CN111694775A
• 公開（公告）日: 2020-09-22
• 發明（設計）人: 何春;任躍;李小林;程郁凡
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 鄒裕蓉

本發明針對要在一片DDR3上完成多路獨立信號的數據存儲及轉換的問題首先需要合理實現DDR3針對不同信號的讀寫控制的問題，提供一種在DDR3中基于時分復用進行讀寫控制的裝置，包括時分復用模塊、DDR3寫控制狀態機模塊、DDR3讀控制狀態機模塊和DDR3讀寫數據模塊、DDR3讀寫地址模塊及讀寫命令信號產生模塊；時分復用模塊用于產生各獨立信號的專屬讀時隙和寫時隙，各路徑信號讀、寫過程完全獨立；DDR3讀、寫控制狀態機模塊分別用于控制DDR3的數據讀、寫過程；DDR3的讀寫數據、地址及讀寫命令信號產生模塊用于完成和DDR3最直接的數據交互過程。本發明硬件實現結構簡單，靈活可配置，可降低實現成本，在一定條件下可提高系統運行頻率。

技術領域

本發明涉及DDR3內存的讀寫控制技術，特別涉及在DDR3中進行時分復用讀寫控制的技術。

背景技術

人類對各方面需求的提高促進了科學技術的日益發展，作為目前內存使用非常廣泛的雙倍速率同步動態存儲器DDR SDRAM(Double Data Rate Synchronous DynamicRandom Access Memory)，也得到了快速的發展。由于DDR3的高速率，功耗、發熱量較小和成本相對較低的原因，使得DDR3目前在FPGA開發板上得到了廣泛的使用。在FPGA實現上使用DDR3，一方面是為了存儲大容量的數據，以降低FPGA芯片內的存儲資源消耗；二是利用DDR3的高速率性，可以提高系統的數據吞吐率和降低處理延遲時間。此外通過DDR3還可以方便的將大量的數據通過DMA的方式傳給CPU。

由于對技術需求的提高，往往在一些硬件實現上會需要在一塊芯片上處理多路信號數據，比如對于一個需要支持多用戶接入且支持多信息速率的無線通信系統，其基帶處理需要在FPGA中來實現，為了改善多路信號帶來的資源消耗問題，此時會考慮使用DDR3來存儲中間處理的數據，但是又基于成本及DDR3存儲特點的考慮，在需要處理多路獨立信號時，DDR同一時間只能支持一路信號進行讀或寫。在不能對每一路獨立信號都配備一片DDR3時，一種比較容易想到的解決方法就是在一片DDR3上對多路獨立信號進行數據處理，這樣就出現了需要在一片DDR3上完成多路獨立信號的數據存儲及轉換的問題，要解決這個問題首先需要合理實現DDR3針對不同信號的讀寫控制。

發明內容

本發明為解決上述技術問題是，提供一種在DDR3針對不同信號實現讀寫控制的裝置。

本發明為解決上述技術問題所采用的技術方案是，一種在DDR3中基于時分復用進行讀寫控制的裝置，包括時分復用模塊、DDR3寫控制狀態機模塊、DDR3讀控制狀態機模塊和DDR3讀寫數據模塊、DDR3讀寫地址模塊及讀寫命令信號產生模塊；

時分復用模塊用于產生各獨立信號的專屬讀時隙和寫時隙，各路徑信號的讀、寫時刻不相關，讀、寫過程完全獨立；

DDR3讀、寫控制狀態機模塊分別用于控制DDR3的數據讀、寫過程；采用狀態機的形式；讀控制狀態機在各讀時隙內在中生成讀操作使能信號發送至DDR3的讀寫數據、地址及讀寫命令信號產生模塊；寫控制狀態機在各寫時隙內在生成寫操作使能信號發送至DDR3的讀寫數據、地址及讀寫命令信號產生模塊；

DDR3的讀寫數據、地址及讀寫命令信號產生模塊用于完成和DDR3最直接的數據交互過程；

DDR3讀寫地址模塊用于，在收到讀或寫操作使能信號之后，在對應的讀或寫時隙內，產生讀或寫地址信號發送至DDR3的IP核；

DDR3讀寫數據模塊用于，在收到讀或寫操作使能信號之后，在對應的讀或寫時隙內，根據讀或寫命令控制信號和讀或寫地址信號，通過DDR3的IP核實現DDR3對應的讀或寫地址上的數據讀出或寫入；

讀寫命令信號產生模塊用于，在收到讀或寫操作使能信號之后，對應的讀或寫時隙內，產生DDR3的讀或寫命令信號并發送至DDR3的IP核。