[發明專利]基于FinFET工藝新型DICEPG抗輻照單元

在審

• 申請號: 202010470224.4
• 申請日: 2020-05-28
• 公開（公告）號: CN112017708A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 張一平;張曼
• 申請（專利權）人: 蘇州仙林力齊電子科技有限公司
• 主分類號: G11C7/24
• 分類號: G11C7/24
• 代理公司: 蘇州吳韻知識產權代理事務所(普通合伙) 32364
• 代理人: 王銘陸

本發明公開了一種基于FinFET工藝新型DICEPG抗輻照單元，包括基于FinFET工藝構成的新型DICE抗輻照單元，所述新型DICE抗輻照單元包括讀字線RWL和寫字線WL，所述讀字線RWL和寫字線WL連接至相應電平，采用存儲數值相同的兩端同時進行寫操作，單端讀的方式同時使用傳輸門做傳輸管，所述電路的兩側通過閘門控制電路的接通與斷開。通過上述方式，本發明能夠抗單粒子翻轉，同時還能提高存儲單元的讀靜態噪聲容限(RSNM，Read Static Noise Margin)和寫余量(WM，Write Margin)。

技術領域

本發明涉及存儲器技術領域，特別是涉及一種基于FinFET工藝新型 DICEPG抗輻照單元。

背景技術

高能粒子轟擊半導體器件，在入射過程中與器件材料發生相互作用，通過直接電離、間接電離等方式生成大量的電子空穴對。隨著電荷的收集，當這些電荷量大于電路發生翻轉需要“臨界電荷”的量時，電路會產生單粒子翻轉效應。單粒子翻轉效應是由于鎖存器或者存儲單元的狀態發生改變而引起的“軟”錯誤，主要是瞬態電流過大引起邏輯電平翻轉，并且錯誤的邏輯狀態被鎖存起來。

現有通用性的靜態存儲單元(Static Random Access Memory Cell)為圖1 中6T結構,以下簡稱:6T SRAM Cell。設Q節點存儲“1”，QB節點存儲“0”，此時晶體管P1、N0都為截止狀態，這兩個晶體管的漏極均為發生單粒子效應的敏感節點。高能粒子轟擊靈敏區域中的任意位置，都有可能導致單粒子翻轉。

無論是保持或讀、寫狀態的SRAM存儲單元，敏感區域中的內建電場一直存在，所以晶體管在電子空穴對生成時就在進行電荷的收集過程。以粒子轟擊敏感節點Q點為例來說明，當高能粒子轟擊靈敏節點Q點后，電荷被收集形成N0管漏極的瞬時電流脈沖，N0管被導通。Q點電壓隨收集電荷數量的增加而降低，當Q點電壓低到一定值時，晶體管P0被截止并導致Q處的邏輯狀態發生變化，以達到穩定的狀態。這一過程中，Q和QB存儲節點的電壓主要受兩方面影響：晶體管N1柵極被持續充電，使N1保持在導通狀態，QB點被放電，使SRAM單元恢復正確邏輯狀態。但另一方面，由于晶體管N0漏極脈沖電流的產生，Q點電位降低導致P1、N1兩個晶體管狀態改變，P0被逐漸關斷而P1導通，并對存儲節點QB充電。QB點電壓增大并反饋到左側反相器P0、 N0的柵極，導致P0截至而N0導通，最終將存儲節點Q點的電壓保持在低電位，SRAM單元存儲的邏輯狀態由“1”翻轉為“0”。可見，6T SRAM Cell抗單粒子效應是失效的。

同時，隨著工藝尺寸的持續縮減，傳統平面CMOS出現一系列挑戰，如：短溝道效應、載流子遷移率降低、DIBL效應和GIDL效應等，這些都會嚴重影響器件的性能。雖然電路工藝特征尺寸降低，但數據可靠性的要求不斷提高。

單粒子翻轉的加固方法很多，如工藝加固、系統級加固和電路級加固等使電路獲得較好的抗SEU能力。工藝加固，即采用特殊的工藝來抑制單粒子翻轉，如SOI技術和外延工藝等。系統級加固技術，通過邏輯判決對已經發生錯誤的信息進行糾錯和檢錯，如EDAC糾錯編碼技術。電路級加固則采用增加冗余的方法進行加固，如DICE技術和三模冗余技術等。DICE技術，其基本思想是在存儲單元中增加冗余的存儲狀態，利用狀態恢復反饋電路來恢復翻轉的數據，抗SEU能力較強，應用廣泛。

傳統采用電路設計加固存儲單元是一種有效的SEU加固方法，其加固思想是引入冗余存儲節點和反饋通路，當任意單個節點翻轉時，能夠通過冗余節點的信息自行恢復。DICE單元就是一種經典的加固設計，其結構如圖2所示。

假設圖2中節點X0、X1、X2和X3存儲值為“0101”。

保持模式時，字線WL是低電平，傳輸管N4、N5、N6和N7處于關閉狀態，位線BL和BLB為高電平，但與電路之間沒有通路，此時內部節點X0、X1、X2 和X3保存存儲的數據不發生改變。當對其任一敏感節點使用正向電流或負向電流脈沖進行轟擊時，其存儲值均不發生改變，保持初始值。