[發明專利]半導體器件及其制備方法

在審

• 申請號: 202010418489.X
• 申請日: 2020-05-18
• 公開（公告）號: CN113690301A
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 方冬;肖魁;卞錚;胡金節
• 申請（專利權）人: 華潤微電子（重慶）有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/06;H01L29/40;H01L29/739;H01L29/78;H01L21/336;H01L21/331;H01L21/28
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 汪潔麗

本申請涉及一種半導體器件及其制備方法，包括：在漂移區內形成體區并在體區內形成第一摻雜區和第二摻雜區；第一溝槽穿透第一摻雜區、體區并延伸至漂移區內，擴展區與漂移區導電類型相反且包圍第一溝槽的底壁，第一溝槽內填充有形成于溝槽側壁上的介質層和位于溝槽底部的第一導電結構和位于溝槽頂部的第二導電結構；第二溝槽穿透體區并延伸至漂移區內，第二溝槽內填充有第三導電結構以及位于溝槽內壁上的介質層。第二導電結構與柵極電連接，第一摻雜區、第二摻雜區和第三導電結構與第一電極電連接。通過第一溝槽柵、擴展區和溝槽調節區的共同作用，可增強漂移區的耗盡，提高器件耐壓。

技術領域

本申請涉及半導體領域，尤其涉及一種半導體器件及其制備方法。

背景技術

在MOS(Metal Oxide Semiconductor，金屬氧化物半導體)管中以及集成有MOS管結構的其他半導體器件中，由于器件導通時會存在一定的導通電阻，導通電阻越大，器件功耗越大，因此，需要盡量減小導通電阻。目前，通常采用溝槽柵結構，通過形成溝槽柵結構，使導通溝道由橫向變成縱向，大大提高了導通溝道的密度，降低導通電阻。然而，在溝槽柵結構的基礎上，若想進一步降低導通電阻，需提高漂移區的摻雜濃度，而提高摻雜濃度又會減弱器件的耐壓能力，因此，受耐壓能力的限制，使得進一步降低器件的導通電阻變得困難。

發明內容

基于此，有必要針對目前半導體器件難以進一步降低導通電阻的技術問題，提出一種新的半導體器件及其制備方法。

一種半導體器件，包括：

漂移區，具有第一導電類型；

體區，具有第二導電類型，形成于所述漂移區內；

第一摻雜區和第二摻雜區，分別形成于所述體區內，所述第一摻雜區具有第一導電類型，所述第二摻雜區具有第二導電類型；

溝槽柵和擴展區，所述溝槽柵通過對第一溝槽進行填充形成，所述第一溝槽穿透所述第一摻雜區、所述體區并延伸至所述漂移區內；所述擴展區具有第二導電類型，所述擴展區形成于所述第一溝槽下方的漂移區內并包圍所述第一溝槽的底壁，所述溝槽柵包括填充于第一溝槽底部的第一導電結構、第一溝槽頂部的第二導電結構、所述第二導電結構與所述第一溝槽的內壁之間以及所述第一導電結構與所述第一溝槽未被所述擴展區包圍的內壁之間的介質層，所述第一導電結構和第二導電結構相互隔離；

溝槽調節區，通過對第二溝槽進行填充形成，所述第二溝槽穿透所述體區并延伸至所述漂移區內，所述溝槽調節區包括填充于第二溝槽內的第三導電結構以及所述第三導電結構和第二溝槽的內壁之間的介質層；

柵極，與所述第二導電結構電連接；

第一電極，與所述第一摻雜區、所述第二摻雜區和所述第三導電結構電連接；

第二電極引出區，與所述漂移區接觸；及

第二電極，與所述第二電極引出區電連接。

在其中一個實施例中，所述溝槽柵和所述溝槽調節區交替并排分布且相鄰溝槽之間的間隔相等。

在其中一個實施例中，所述第二溝槽的底面與所述第一導電結構的頂面齊平。

在其中一個實施例中，所述第一摻雜區形成于所述體區的上表層，所述第二摻雜區形成于所述第一摻雜區的下方，所述第二溝槽依次穿透所述第二摻雜區和所述體區并延伸至所述漂移區內，所述第二溝槽上方開設有穿透所述第一摻雜區并暴露出所述第二摻雜區和所述第三導電結構的接觸孔，所述第一電極通過所述接觸孔分別與所述第一摻雜區、所述第二摻雜區和所述第三導電結構電連接。

在其中一個實施例中，所述第一溝槽被所述擴展區包圍的至少部分底壁未形成有介質層，所述擴展區與所述第一導電結構接觸，或所述第一溝槽被所述擴展區包圍的全部底壁上均形成有介質層，所述擴展區與所述第一導電結構隔離。