[發(fā)明專利]包括低K介電層的半導體芯片

在審

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• 申請日: 2020-04-21
• 公開（公告）號: CN112420644A
• 公開（公告）日: 2021-02-26
• 發(fā)明（設(shè)計）人: 李瑌真;盧晙鏞;崔慜貞;韓正勛;趙允來
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/768
• 代理公司: 北京銘碩知識產(chǎn)權(quán)代理有限公司 11286
• 代理人: 張逍遙;薛義丹

提供了一種半導體芯片，該半導體芯片包括：器件層，位于基底上，器件層包括多個半導體器件；布線結(jié)構(gòu)和下布線間介電層，均位于器件層上，下布線間介電層圍繞布線結(jié)構(gòu)并且具有比氧化硅的介電常數(shù)低的介電常數(shù)；上布線間介電層，布置在下布線間介電層上；隔離凹陷，沿著基底的邊緣布置，隔離凹陷形成在下布線間介電層和上布線間介電層的側(cè)表面上，并且具有處于等于或低于下布線間介電層的底表面的水平的水平的底表面；以及覆蓋介電層，覆蓋下布線間介電層和上布線間介電層的側(cè)表面以及隔離凹陷的底表面。

本申請要求于2019年8月20日在韓國知識產(chǎn)權(quán)局提交的第10-2019-0101872號韓國專利申請的優(yōu)先權(quán)，該韓國專利申請的公開內(nèi)容通過引用全部包含于此。

技術(shù)領(lǐng)域

發(fā)明構(gòu)思涉及一種半導體芯片，更具體地，涉及一種包括低k介電層的半導體芯片。

背景技術(shù)

隨著電子工業(yè)和用戶需求的快速發(fā)展，電子裝置和設(shè)備變得比以往更輕、更緊湊。因此，電子裝置中使用的半導體芯片/封裝件變得比以往具有更高的集成度，并且因此，用于半導體芯片/封裝件的組件的設(shè)計規(guī)則已經(jīng)減小。因此，已經(jīng)引入了低k介電層以減小半導體芯片中的(更具體地，布線之間的)寄生電容。

發(fā)明內(nèi)容

發(fā)明構(gòu)思提供了一種用于確保半導體芯片的單片化期間的機械可靠性的半導體芯片。

根據(jù)發(fā)明構(gòu)思的方面，提供了一種半導體芯片。該半導體芯片包括：器件層，位于基底上，器件層包括多個半導體器件；布線結(jié)構(gòu)和下布線間介電層，均位于器件層上，下布線間介電層圍繞布線結(jié)構(gòu)并且具有比氧化硅的介電常數(shù)低的介電常數(shù)；上布線間介電層，位于下布線間介電層上，上布線間介電層具有等于或高于氧化硅的介電常數(shù)的介電常數(shù)；隔離凹陷，沿著基底的邊緣，隔離凹陷形成在下布線間介電層的側(cè)表面和上布線間介電層的側(cè)表面上，并且具有處于等于或低于下布線間介電層的底表面的水平的水平的底表面；以及覆蓋介電層，覆蓋下布線間介電層和上布線間介電層的側(cè)表面以及隔離凹陷的底表面。

根據(jù)發(fā)明構(gòu)思的另一方面，提供了一種半導體芯片，該半導體芯片包括：器件層，位于基底上，器件層包括多個半導體器件；布線結(jié)構(gòu)和下布線間介電層，均位于器件層上，下布線間介電層圍繞布線結(jié)構(gòu)；上布線間介電層，位于下布線間介電層上；隔離凹陷，沿著基底的整個邊緣布置，并且從上布線間介電層的頂表面至少延伸到與下布線間介電層的底表面的水平相同的水平；以及上覆蓋介電層，填充隔離凹陷，覆蓋上布線間介電層的頂表面的至少一部分，并且具有沿著基底的邊緣的至少一部分的臺階部。

根據(jù)發(fā)明構(gòu)思的又一方面，提供了一種半導體芯片，該半導體芯片包括：器件層，位于基底上，基底在平面圖中具有形成矩形形狀的四條邊，器件層包括多個半導體器件；布線結(jié)構(gòu)和下布線間介電層，均位于器件層上，下布線間介電層圍繞布線結(jié)構(gòu)；上布線間介電層，位于下布線間介電層上；隔離凹陷，沿著基底的整個邊緣布置，并且從上布線間介電層的頂表面至少延伸到與下布線間介電層的底表面的水平相同的水平；墊圖案和墊通孔，墊圖案位于上布線間介電層上，墊通孔穿過上布線間介電層，墊通孔將墊圖案電連接到布線結(jié)構(gòu)；以及上覆蓋介電層，填充隔離凹陷，覆蓋上布線間介電層的頂表面的至少一部分，并且具有沿著基底的四條邊中的至少一條邊的臺階部，臺階部處于比下布線間介電層的頂表面的水平高且比上布線間介電層的頂表面的水平低的水平。

附圖說明

發(fā)明構(gòu)思的實施例通過以下結(jié)合附圖的詳細描述將更清楚地被理解，在附圖中：

圖1至圖7是根據(jù)實施例的制造半導體芯片的方法中的階段的剖視圖；

圖8A和圖8B分別是示出根據(jù)實施例的半導體芯片的主要元件的剖視圖和平面圖；

圖9是根據(jù)實施例的制造半導體芯片的方法中的階段的剖視圖；

圖10是示出根據(jù)實施例的半導體芯片的主要元件的剖視圖；