[發明專利]具有鍵合和共享邏輯電路的存儲器陣列

在審

• 申請號: 202010219899.1
• 申請日: 2020-03-25
• 公開（公告）號: CN112071827A
• 公開（公告）日: 2020-12-11
• 發明（設計）人: R·法斯托;K·哈斯納特;P·馬吉;O·W·容格羅特;K·帕拉特
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;G11C5/12
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 戴開良

1.一種集成電路存儲器，包括：

存儲器陣列，其包括多個存儲器單元；

邏輯電路；以及

層，其包括硅并具有至少3000埃的厚度，所述層在所述存儲器陣列和所述邏輯電路之間。

2.根據權利要求1所述的集成電路存儲器，其中：

所述存儲器陣列包括第一側壁和相對的第二側壁；以及

所述層從所述第一側壁延伸到所述第二側壁。

3.根據權利要求1所述的集成電路存儲器，其中，所述層還包括氧或氮中的至少一者。

4.根據權利要求1所述的集成電路存儲器，其中，所述邏輯電路包括地址解碼器、緩沖器、字線驅動器、位線驅動器、感測放大器、分壓器、電荷泵和/或數字邏輯塊中的一者或多者。

5.根據權利要求1所述的集成電路存儲器，其中，所述邏輯電路包括：

在5伏特(V)到30V的范圍內的第一電壓處操作的第一一個或多個晶體管；以及

在0.9V到5V的范圍內的第二電壓處操作的第二一個或多個晶體管。

6.根據權利要求1所述的集成電路存儲器，其中，所述邏輯電路包括互補金屬氧化物半導體(CMOS)邏輯。

7.根據權利要求1所述的集成電路存儲器，其中：

所述存儲器陣列被包括在第一裸片中，所述第一裸片鍵合到包括所述邏輯電路的第二裸片；以及

所述層是在所述第一裸片和所述第二裸片之間的鍵合界面層。

8.根據權利要求1至7中的任一項所述的集成電路存儲器，其中，所述存儲器陣列是第一存儲器陣列，所述層是第一層，所述集成電路存儲器還包括：

第二存儲器陣列，其中，所述邏輯電路在所述第一存儲器陣列和所述第二存儲器陣列之間；以及

第二層，其包括硅并具有至少3000埃的厚度，所述第二層在所述第二存儲器陣列和所述邏輯電路之間。

9.根據權利要求8所述的集成電路存儲器，其中：

所述第一存儲器陣列被包括在第一裸片中，所述第一裸片鍵合到包括所述邏輯電路的第二裸片；

所述第二存儲器陣列被包括在鍵合到所述第二裸片的第三裸片中；

所述第一層是在所述第一裸片和所述第二裸片之間的第一鍵合界面層；

所述第二層是在所述第三裸片和所述第二裸片之間的第二鍵合界面層；以及

所述邏輯電路的一個或多個邏輯部件由所述第一存儲器陣列和所述第二存儲器陣列共享。

10.根據權利要求1至7中任一項所述的集成電路存儲器，其中，所述存儲器陣列是第一存儲器陣列，所述集成電路存儲器還包括第二存儲器陣列，其中：

所述第一存儲器陣列和所述邏輯電路被包括在第一裸片中；

所述第二存儲器陣列被包括在鍵合到所述第一裸片的第二裸片中；

所述層是在所述第一裸片和所述第二裸片之間的鍵合界面層；以及

所述邏輯電路在所述第一存儲器陣列和所述第二存儲器陣列之間，以及所述邏輯電路的一個或多個邏輯部件由所述第一存儲器陣列和所述第二存儲器陣列共享。

11.根據權利要求1至7中任一項所述的集成電路存儲器，其中，所述層是第一層，所述集成電路存儲器還包括：

與所述第一層直接接觸的第二層，所述第二層包括硅，所述第二層在成分上不同于所述第一層。

12.根據權利要求11所述的集成電路存儲器，還包括：

穿過所述第一層和所述第二層延伸的互連結構，

其中，所述互連結構具有穿過所述第二層和所述第一層的第一截面延伸的第一部分以及穿過所述第一層的第二截面延伸的第二部分，以及

其中，所述互連結構的所述第一部分相對于所述互連結構的所述第二部分偏移。