[發明專利]位線預充電電路

在審

• 申請號: 202010189066.5
• 申請日: 2020-03-17
• 公開（公告）號: CN112053713A
• 公開（公告）日: 2020-12-08
• 發明（設計）人: 拉雷特·古普塔;戈拉維·拉坦·辛格拉;法赫爾丁·阿里·博赫拉;施里·薩加爾·德維韋迪
• 申請（專利權）人: ARM有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/18
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 潘軍

本文描述的各種實現針對具有位單元的陣列的器件，所述位單元的陣列具有耦接到所述位單元的列的位線。該器件可以包括一個或多個開關結構，所述一個或多個開關結構耦接在位線和供電電壓之間，并且所述開關結構可以被配置為在被激活時將所述位線預充電到所述供電電壓。在一些情況下，供電電壓可以指的是地或具有接近或等于零伏(0V)的電壓的與地有關的電壓。

技術領域

本公開涉及一種位線預充電電路。

背景技術

本節旨在提供與理解本文所述的各種技術有關的信息。正如本節的標題所暗示的，這是對相關技術的討論，并不暗示其是現有技術。通常，相關技術可以被認為或可以不被認為是現有技術。因此，應該理解，應該從這個角度來閱讀本節中的任何陳述，而不是作為對現有技術的任何承認。

在常規電路設計中，由于弱的傳輸門控(passgate)，所以高密度位單元通常表現出過多的寫入時間。這可能會限制存儲器的周期時間，并且寫輔助的時序復雜性可能會導致在低電壓或高電壓拐角處發生寫故障。而且，在一些情況下，將位線可操作地預充電到高壓電源(例如，Vdd)可能會使用總動態功率的很大一部分。因此，需要減小預充電功率，從而減小存儲器的總體動態功率。

發明內容

本公開提供了一種器件，包括：位單元的陣列，具有耦接到所述位單元的列的位線；以及開關結構，所述開關結構耦接在所述位線和供電電壓之間，其中，所述開關結構在被激活時將所述位線預充電到所述供電電壓。

附圖說明

在本文中參考附圖描述各種技術的實現。然而，應當理解，附圖僅示出本文描述的各種實現，并且并不意味著限制本文描述的各種技術的實施例。

圖1示出根據本文所述的各種實現的存儲器電路的圖。

圖2A-圖2C示出根據本文所述的各種實現的存儲器電路的各種圖。

圖3示出根據本文所述的各種實現的用于提供存儲器電路的方法的處理流程圖。

具體實施方式

本文所描述的各種實現針對位線預充電(或放電)電路，所述位線預充電(或放電)電路包括用于周期時間改善(寫入時間減少和位線預充電/放電時間減少)的方案和技術。本文所述的各種方案和技術可通過將位線放電到地(例如，接近0V)而不是將位線預充電到用于高密度位單元存儲器實例的正電壓源(Vdd)來節省功率。本文描述的各種方案和技術可以幫助減少寫入時間和減少位線預充電功率。這樣，不是將位線預充電到Vdd，而是將位線放電到地，例如，接近或等于零伏(0V)的Gnd或Vss。在一些實現中，一條或多條或所有未選定的位線將被放電到零伏(0V)。這樣，本文描述的各種方案和技術提供了在讀/寫操作之前將位線放電到地(例如，接近0V)，而不是將位線預充電到Vdd。參考本文描述的各種實現，通過引入該電路通常不會對面積造成影響，并且其他信號對可能影響余量的位線時序也沒有關鍵的依賴性。

本文將參考圖1-圖3詳細描述位線預充電電路的各種實現。

圖1示出根據本文描述的實現的存儲器電路100的框圖。在一些情況下，存儲器電路100可以被實現為具有各種電路組件的系統或器件，所述電路組件被布置和耦接在一起，作為提供存儲器配置和/或形成存儲器類型結構的部件的裝配或組合。同樣，在一些情況下，對位線進行預充電的方法可以涉及使用本文所述的各種電路組件來實現改善的性能方案和技術。

如圖1中所示，存儲器電路100包括各種組件，包括例如核心陣列電路102(CORE)、預充電電路104(PRECH)、列復用器電路106(COLMUX)和讀/寫電路108(RW)。在下文中將更詳細地描述與存儲器電路100和與其相關聯的各種組件有關的進一步的描述。