[發(fā)明專利]異步數(shù)據(jù)分發(fā)器、相關裝置和方法

有效

• 申請?zhí)枺?/td>: 202010167795.0
• 申請日: 2020-03-11
• 公開（公告）號: CN113395302B
• 公開（公告）日: 2022-04-26
• 發(fā)明（設計）人: 陸沖之
• 申請（專利權）人: 杭州中天微系統(tǒng)有限公司
• 主分類號: H04L67/568
• 分類號: H04L67/568;H04L67/06
• 代理公司: 北京成創(chuàng)同維知識產權代理有限公司 11449
• 代理人: 李鎮(zhèn)江

本公開提出了一種異步數(shù)據(jù)分發(fā)器、相關裝置和方法。所述異步數(shù)據(jù)分發(fā)器包括：數(shù)據(jù)生產執(zhí)行組件接口單元，用于接收數(shù)據(jù)生產執(zhí)行組件發(fā)送的數(shù)據(jù)序列并存儲在數(shù)據(jù)緩存中，所述數(shù)據(jù)序列至少包括時間連續(xù)的第一數(shù)據(jù)、第二數(shù)據(jù)；數(shù)據(jù)消費執(zhí)行組件接口單元，用于按照第一數(shù)據(jù)的預計發(fā)送時間，將第一數(shù)據(jù)發(fā)送至數(shù)據(jù)消費執(zhí)行組件，將接收到第一數(shù)據(jù)的應答的時間與第二數(shù)據(jù)的預計發(fā)送時間進行比較，如果晚于所述第二數(shù)據(jù)的預計發(fā)送時間，停止將第二數(shù)據(jù)發(fā)送到所述數(shù)據(jù)消費執(zhí)行組件。本公開提出了一種在數(shù)據(jù)的生產者和消費者之間異步傳送數(shù)據(jù)的機制，保證了傳送實時性。

技術領域

本發(fā)明涉及計算機處理器領域，更具體而言，涉及一種異步數(shù)據(jù)分發(fā)器、相關裝置和方法。

背景技術

數(shù)據(jù)中心是全球協(xié)作的特定設備網絡，用來在互聯(lián)網網絡基礎設施上傳遞、加速、展示、計算、存儲數(shù)據(jù)信息。數(shù)據(jù)中心中，每分每秒都有大量數(shù)據(jù)產生，也有大量數(shù)據(jù)被消費掉。數(shù)據(jù)的產生例如是，攝像頭不斷拍攝視頻，產生視頻數(shù)據(jù)。數(shù)據(jù)的消費例如是，將拍攝的視頻顯示給用戶。一般來說，數(shù)據(jù)的產生速度和消費速度是不同的。例如，攝像頭拍攝視頻往往是固定速率的（例如25幀/秒），而處理這些數(shù)據(jù)的速度往往比較低（例如渲染并顯示出來的速度是10幀/秒）。當消費設備消費完產生的數(shù)據(jù)后，為了保證數(shù)據(jù)的同步性，就要等待數(shù)據(jù)的產生設備，造成時間浪費。但是，很多場景下，并沒有嚴格的數(shù)據(jù)完整性要求，對實時性要求卻較高。在這種情況下，即使數(shù)據(jù)有缺失，一定要滿足實時性。在這種情況下，允許丟棄一些數(shù)據(jù)，保證實時性要求，即異步模式。盡管上述以攝像數(shù)據(jù)進行舉例，實際上對于異步實時性比較強的數(shù)據(jù)都存在上述情況。但是，現(xiàn)有技術中缺乏在數(shù)據(jù)的生產設備和消費設備之間異步傳送數(shù)據(jù)的方式。

發(fā)明內容

有鑒于此，本發(fā)明實施例旨在提出一種在數(shù)據(jù)的生產者和消費者之間異步傳送數(shù)據(jù)的機制，保證傳送實時性。

為了達到這個目的，根據(jù)本公開的一個方面，提供了一種異步數(shù)據(jù)分發(fā)器，位于處理器核內，所述處理器核還包括指令執(zhí)行單元，所述指令執(zhí)行單元包括數(shù)據(jù)生產執(zhí)行組件和數(shù)據(jù)消費執(zhí)行組件，其中，所述異步數(shù)據(jù)分發(fā)器包括：

數(shù)據(jù)生產執(zhí)行組件接口單元，用于接收所述數(shù)據(jù)生產執(zhí)行組件發(fā)送的數(shù)據(jù)序列并存儲在數(shù)據(jù)緩存中，所述數(shù)據(jù)序列至少包括時間連續(xù)的第一數(shù)據(jù)、第二數(shù)據(jù)和第三數(shù)據(jù)，且所述數(shù)據(jù)序列中的數(shù)據(jù)與對應的預計發(fā)送時間相關聯(lián)存儲；

數(shù)據(jù)消費執(zhí)行組件接口單元，用于按照所述第一數(shù)據(jù)的預計發(fā)送時間，將所述第一數(shù)據(jù)發(fā)送至所述數(shù)據(jù)消費執(zhí)行組件，接收所述數(shù)據(jù)消費執(zhí)行組件消費完所述第一數(shù)據(jù)的應答，將接收所述第一數(shù)據(jù)的應答的時間與所述第二數(shù)據(jù)的預計發(fā)送時間進行比較，如果晚于所述第二數(shù)據(jù)的預計發(fā)送時間，則停止將所述第二數(shù)據(jù)發(fā)送到所述數(shù)據(jù)消費執(zhí)行組件，并將所述第三數(shù)據(jù)發(fā)送到所述數(shù)據(jù)消費執(zhí)行組件。

可選地，所述數(shù)據(jù)緩存在所述異步數(shù)據(jù)分發(fā)器內部，或在所述處理器核中所述異步數(shù)據(jù)分發(fā)器外部。

可選地，所述數(shù)據(jù)消費執(zhí)行組件接口單元在接收所述應答的時間早于第二數(shù)據(jù)的預計發(fā)送時間的情況下，將第二數(shù)據(jù)發(fā)送到所述數(shù)據(jù)消費執(zhí)行組件。

可選地，所述異步數(shù)據(jù)分發(fā)器還包括：調度單元，用于根據(jù)所述數(shù)據(jù)序列中每個數(shù)據(jù)的大小和數(shù)據(jù)消費執(zhí)行組件的處理速度，確定每個數(shù)據(jù)的預計發(fā)送時間，以存儲到所述數(shù)據(jù)緩存。