[發明專利]薄膜晶體管結構及其制作方法

有效

• 申請號: 202010143991.4
• 申請日: 2020-03-04
• 公開（公告）號: CN111490054B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 謝孟廷;石秉弘
• 申請（專利權）人: 友達光電股份有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77;H01L21/66;G02F1/1368
• 代理公司: 北京市立康律師事務所 11805
• 代理人: 梁揮;孟超

一種薄膜晶體管結構，包括：主動區、周邊區、第一圖案化導電層、第二圖案化導電層、介電層以及轉接橋。主動區包括多個金屬氧化物半導體薄膜晶體管。周邊區鄰接于該主動區。第一圖案化導電層至少部分位于周邊區。第二圖案化導電層由主動區延伸至周邊區。介電層位于第一圖案化導電層與第二圖案化導電層之間，并將第一圖案化導電層和第二圖案化導電層電性隔離。轉接橋位于周邊區，包括接觸墊和連接線。接觸墊鄰接且與第二圖案化導電層電性隔離，并穿過介電層，而與第一圖案化導電層接觸。連接線分別與第二圖案化導電層和接觸墊電性接觸。

技術領域

本發明關于一種顯示裝置及其檢測設計結構與制作方法，特別是有關于一種顯示器的薄膜晶體管(Thin-Film-Transistor，TFT)結構及其檢測檢出率改善結構與制作方法。

背景技術

近年來隨著薄膜晶體管液晶顯示器(Thin-Film Transistor Liquid CrystalDisplay，TFT-LCD)技術的提升，目前已大量應用在電子產品上。典型的薄膜晶體管液晶顯示器面板制造過程，主要包括陣列(array)制程、微胞(cell)制程，和模塊(module)制程三個階段。由于，微胞制程的制造成本比陣列制程階段的成本高出很多，故如何能在陣列制程階段實時檢測出基板缺陷、提高檢出率和缺陷定位精確度、減少測試時間、避免具有缺陷的面板進入后續微胞制程，造成成本浪費，已是業界努力的重點之一。

其中，陣列制程是通過半導體制造技術，借由成膜、微影、蝕刻和檢測等步驟，在基板上形成包含多個圖案化導電層的多個薄膜晶體管(Thin Film Transistor，TFT)的薄膜集成電路。為了確保陣列制程的制程良率，在形成各個圖案化導電層之后，都需要進行一次缺陷檢測步驟(例如，開路與短路測試(Open/Short test，TOS))，以驗證圖案化導電層的形狀及尺寸是否正確、是否有污染、斷路(open)或短路(short)。最后，再以一次蝕刻制程形成層間導通孔(interlayerthrough hole)，并在層間導通孔(via)中沉積導電材料以形成內連線，電性連接各個圖案化金屬層，完成薄膜晶體管的制作。

然而，由于層圖案化導電層位于不同階層，導致用來導通不同階層的圖案化導電層的層間導通孔具有不同的深度，其所需的蝕刻深度(時間)也不相同。若在形成所有圖案化導電層之后，再以同一蝕刻制程對圖案化導電層進行蝕刻，可能會對位于較淺層的圖案化導電層造成過蝕(over etch)的現象。尤其，當采用金屬氧化物半導體(Metal OxideSemiconductor)材料，例如，銦鎵鋅氧化物半導體(Indium-Gallium-Zinc-Oxide，IGZO)材料來制作薄膜晶體管元件時，這種過蝕現象可能會損傷較淺層的圖案化導電層，并殘留過多的自由電子，造成氧化物半導體薄膜晶體管元件(銦鎵鋅氧化物半導體薄膜晶體管元件)因為靜電累積而漏電，導致制程中圖案化導電層的缺陷檢測發生錯誤；更嚴重者會使制作完成的氧化物半導體薄膜晶體管元件操作失效。

因此，有需要提供一種先進的薄膜晶體管結構及其制作方法，解決現有技術所面臨的問題。

發明內容

本發明的提供了一種薄膜晶體管結構，包括：主動區、周邊區、第一圖案化導電層、第二圖案化導電層、介電層以及轉接橋。主動區包括多個金屬氧化物半導體薄膜晶體管(Metal-oxide-Semiconductor Thin-Film-Transistors)。周邊區鄰接于該主動區。第一圖案化導電層至少部分位于周邊區。第二圖案化導電層由主動區延伸至周邊區。介電層位于第一圖案化導電層與第二圖案化導電層之間，并將第一圖案化導電層和第二圖案化導電層電性隔離。轉接橋位于周邊區，包括接觸墊和連接線(bus line)。接觸墊鄰接第二圖案化導電層，且與第二圖案化導電層電性隔離，并穿過介電層，而與第一圖案化導電層接觸。連接線分別與第二圖案化導電層和接觸墊電性接觸。