[發明專利]半導體存儲裝置的試驗裝置以及試驗方法

有效

• 申請號: 202010135977.X
• 申請日: 2020-03-02
• 公開（公告）號: CN111724853B
• 公開（公告）日: 2022-06-07
• 發明（設計）人: 廣津壽一;伊藤大貴
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56;H01L27/11
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 羅英;劉芳

本發明提供一種可測定構成存儲器單元的各個晶體管的特性的試驗裝置。對靜態隨機存取存儲器進行試驗的試驗裝置將電阻(R)與由靜態隨機存取存儲器的字線選擇電路及位線選擇電路所選擇的存儲器單元的一側的位線連接，以存儲器單元的經選擇的晶體管與電阻(R)構成源極跟隨器電路(300)的方式，對存儲器單元的各部施加電壓，對構成源極跟隨器電路(300)的晶體管的柵極施加輸入電壓(Vin)，并輸入從構成源極跟隨器電路的晶體管的源極中輸出的輸出電壓(Vout)。

技術領域

本發明涉及一種半導體存儲裝置的試驗，尤其涉及一種靜態隨機存取存儲器(Static Random Access Memory，SRAM)的試驗。

背景技術

SRAM作為可隨機地進行讀寫的高速存儲器而廣泛用于高速緩沖存儲器(cachememory)等。作為SRAM的試驗方法，例如有如下的方法：將測試模式寫入SRAM中，并判定是否可從其中正確地讀出測試模式。另外，在利用測試模式的方法中，無法檢測構成存儲器單元的晶體管的故障。因此，專利文獻1的試驗方法使已與存儲器單元連接的一對位線放電，其次，將一側的位線設定成設置電壓，將另一側的位線設為浮動狀態，繼而，將字線設定成比設置電壓高的電壓，由此可檢測P通道金屬氧化物半導體(P-channel Metal OxideSemiconductor，PMOS)負載晶體管的微小缺陷。

現有技術文獻

專利文獻

專利文獻1：日本專利特開2011-181142號公報

發明內容

為了通過良好的工藝來改善SRAM的良率，而要求測定數量龐大的晶體管特性的統計數據。但是，SRAM的存儲器單元包含CMOS反相器經交叉耦合的鎖存電路(1atchcircuit)，鎖存電路的輸出被全擺動(full swing)成電源電壓水平或接地(GND)水平的任一者，因此存在無法獲得表示存儲器單元的晶體管的特性的模擬輸出這一問題。

本發明是解決此種現有的問題者，其目的在于提供一種可測定構成存儲器單元的各個晶體管的特性的試驗裝置以及試驗方法。

解決問題的手段

本發明的試驗裝置是對如下的半導體存儲裝置進行試驗者，所述半導體存儲裝置包括：存儲器單元數組，具有多個存儲器單元，所述存儲器單元包含具備多個CMOS型的鎖存電路與一對N型的存取用晶體管，一對N型存取用晶體管的各柵極與字線連接，一側的各端子與一對位線分別連接，另一側的各端子與鎖存電路的第一連接節點及第二連接節點分別連接；字線選擇電路，根據行地址(row address)來選擇字線；以及位線選擇電路，根據列地址(column address)來選擇一對位線；所述試驗裝置包括：連接部件，將電阻與由所述字線選擇電路及所述位線選擇電路經選擇的存儲器單元的一側的位線連接；施加部件，以所述經選擇的存儲器單元的經選擇的晶體管與所述電阻構成源極跟隨器電路(sourcefollower circuit)的方式，對經選擇的字線、所述電阻、所述鎖存電路的P型晶體管的S/D側的第一端子及第一基板端子、以及N型晶體管的S/D側的第二端子及第二基板端子分別施加電壓；輸入電壓施加部件，對構成所述源極跟隨器電路的晶體管的柵極施加輸入電壓；以及輸出電壓輸入部件，輸入從構成所述源極跟隨器電路的晶體管的源極中輸出的輸出電壓。