[發(fā)明專利]低輸出電流和高開/關(guān)比的抗變化3T3R二進(jìn)制權(quán)重單元

在審

• 申請(qǐng)?zhí)枺?/td>: 202010122849.1
• 申請(qǐng)日: 2020-02-27
• 公開（公告）號(hào): CN111640463A
• 公開（公告）日: 2020-09-08
• 發(fā)明（設(shè)計(jì)）人: R.M.哈徹;T.拉克希特;J.基特爾;R.森古普塔;D.帕爾;洪俊顧
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): G11C13/00
• 分類號(hào): G11C13/00;G11C11/402
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 邵亞麗

本文公開了一種低輸出電流和高開/關(guān)比的抗變化3T3R二進(jìn)制權(quán)重單元和設(shè)備。權(quán)重單元包括：第一場(chǎng)效應(yīng)晶體管(FET)和連接到第一FET的漏極的第一電阻性存儲(chǔ)器元件；第二FET和連接到第二FET的漏極的第二電阻性存儲(chǔ)器元件，第一晶體管的漏極FET連接到第二FET的柵極，第二FET的漏極連接到第一FET的柵極；第三FET；以及連接到第三FET的漏極的負(fù)載電阻器。

優(yōu)先權(quán)

本申請(qǐng)要求于2019年3月1日在USPTO提交的美國(guó)臨時(shí)申請(qǐng)序列號(hào)62/812,826的優(yōu)先權(quán)，并要求于2019年3月1日在USPTO申請(qǐng)的美國(guó)臨時(shí)申請(qǐng)序列號(hào)62/812,529的優(yōu)先權(quán)。本申請(qǐng)要求于2019年6月21日在USPTO提交的美國(guó)申請(qǐng)序列號(hào)16/448,820的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本公開總體上涉及一種二進(jìn)制權(quán)重單元(binary weight cell)，其有效地提高了可以具有相對(duì)較小的固有開/關(guān)比的電阻性存儲(chǔ)設(shè)備的開/關(guān)比，并且減小了推斷(inference)期間并行累積的輸出電流的大小和變化。

背景技術(shù)

對(duì)用于機(jī)器學(xué)習(xí)(ML)應(yīng)用程序的硬件加速器的需求不斷增長(zhǎng)。支配許多這些ML應(yīng)用程序的計(jì)算是矩陣向量乘法。通過縱橫制網(wǎng)絡(luò)以模擬方式非常有效地進(jìn)行矩陣矢量乘法是可能的。然而，為了表示權(quán)重，必須在每個(gè)權(quán)重單元中引入存儲(chǔ)器元件。靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)很大且功耗較低。諸如冗余隨機(jī)存取存儲(chǔ)器(RRAM)、FLASH或自旋扭矩傳輸磁性隨機(jī)存取存儲(chǔ)器(STT-MRAM)的非易失性存儲(chǔ)器選項(xiàng)通常會(huì)遭受來自其他挑戰(zhàn)的子集，包括低開/關(guān)比、高變化和不兼容編程電壓。

發(fā)明內(nèi)容

根據(jù)一個(gè)實(shí)施例，提供了一種權(quán)重單元。權(quán)重單元包括：第一場(chǎng)效應(yīng)晶體管(FET)和連接到第一FET的漏極的第一電阻性存儲(chǔ)器元件；第二FET和連接到第二FET的漏極的第二電阻性存儲(chǔ)器元件，第一FET的漏極連接到第二FET的柵極，第二FET的漏極連接到第一FET的柵極；第三FET；以及連接到第三FET的漏極的負(fù)載電阻器。

根據(jù)一個(gè)實(shí)施例，提供了一種設(shè)備。該設(shè)備包括權(quán)重單元陣列，每個(gè)權(quán)重單元包括：第一場(chǎng)效應(yīng)晶體管(FET)和連接到第一FET的漏極的第一電阻性存儲(chǔ)器元件；第二FET和連接到第二FET的漏極的第二電阻性存儲(chǔ)器元件，第一FET的漏極連接到第二FET的柵極，第二FET的漏極連接到第一FET的柵極；第三FET；以及連接到第三FET的漏極的負(fù)載電阻器。該設(shè)備包括處理器，所述處理器被配置為通過根據(jù)相應(yīng)神經(jīng)元的邏輯值設(shè)置對(duì)權(quán)重陣列中的權(quán)重單元行的輸入以及從權(quán)重陣列中讀取權(quán)重單元列的輸出來對(duì)權(quán)重單元陣列進(jìn)行推斷。

根據(jù)一個(gè)實(shí)施例，提供了一種設(shè)備。該設(shè)備包括權(quán)重單元陣列，每個(gè)權(quán)重單元包括：第一場(chǎng)效應(yīng)晶體管(FET)和連接到第一FET的漏極的第一電阻性存儲(chǔ)器元件；第二FET和連接到第二FET的漏極的第二電阻性存儲(chǔ)器元件，第一FET的漏極連接到第二FET的柵極，第二FET的漏極連接到第一FET的柵極；第三FET；以及連接到第三FET的漏極的負(fù)載電阻器。處理器被配置為根據(jù)提供給電阻性存儲(chǔ)器元件的電流的方向來寫入電阻性存儲(chǔ)器元件。

附圖說明

根據(jù)結(jié)合附圖的以下詳細(xì)描述，本公開的某些實(shí)施例的上述和其他方面、特征和優(yōu)點(diǎn)將變得更加明顯，其中：

圖1是根據(jù)實(shí)施例的權(quán)重單元的電路圖；

圖2是根據(jù)實(shí)施例的權(quán)重單元陣列的電路圖；

圖3A是根據(jù)實(shí)施例的具有線性軸的權(quán)重單元陣列的電流輸出的曲線圖；

圖3B是根據(jù)實(shí)施例的具有半對(duì)數(shù)軸的權(quán)重單元陣列的電流輸出的曲線圖；以及

圖4是根據(jù)一個(gè)實(shí)施例的在網(wǎng)絡(luò)環(huán)境中的電子設(shè)備的框圖。

具體實(shí)施方式