[發(fā)明專利]半導(dǎo)體芯片、半導(dǎo)體裝置和數(shù)據(jù)處理設(shè)備在審
| 申請?zhí)枺?/td> | 202010059370.8 | 申請日： | 2020-01-19 |
| 公開（公告）號： | CN111244064A | 公開（公告）日： | 2020-06-05 |
| 發(fā)明（設(shè)計）人： | 王磊;趙安 | 申請（專利權(quán)）人： | 比特大陸科技有限公司 |
| 主分類號： | H01L23/50 | 分類號： | H01L23/50;H01L23/48 |
| 代理公司： | 北京龍雙利達(dá)知識產(chǎn)權(quán)代理有限公司 11329 | 代理人： | 徐勇勇;武甜 |
| 地址： | 新加坡英*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 半導(dǎo)體 芯片 裝置 數(shù)據(jù)處理 設(shè)備 | ||
1.一種半導(dǎo)體芯片，其特征在于，所述半導(dǎo)體芯片為計算處理芯片，同一片印刷電路板PCB板上布置有結(jié)構(gòu)相同的n顆計算處理芯片，所述n顆計算處理芯片中至少兩顆計算處理芯片采用串聯(lián)方式連接，n為整數(shù)，且n≥2；
其中，所述半導(dǎo)體芯片包括：
多條走線軌道，沿第一方向延伸并且沿第二方向彼此平行，所述第一方向與所述第二方向垂直；
其中，所述多條走線軌道包括第一電源走線軌道、第二電源走線軌道和多條信號走線軌道，所述多條信號走線軌道位于所述第一電源走線軌道與所述第二電源走線軌道之間，所述第一電源走線軌道和/或所述第二電源走線軌道的寬度大于0.064um。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其特征在于，所述第一電源走線軌道和/或所述第二電源走線軌道的寬度為0.092um。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道的數(shù)量為6。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述第一電源走線軌道與第一信號走線軌道之間的間隔的范圍為0.032um～0.042um，其中，所述第一信號走線軌道為所述多條信號走線軌道中與所述第一電源走線軌道相鄰的信號走線軌道。
5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述第二電源走線軌道與第二信號走線軌道之間的間隔的范圍為0.032um～0.042um，其中，所述第二信號走線軌道為所述多條信號走線軌道中與所述第二電源走線軌道相鄰的信號走線軌道。
6.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述第一電源走線軌道與第一信號走線軌道之間的間隔為0.042um，以及所述第二電源走線軌道與第二信號走線軌道之間的間隔為0.042um，其中，所述第一信號走線軌道為所述多條信號走線軌道中與所述第一電源走線軌道相鄰的信號走線軌道，所述第二信號走線軌道為所述多條信號走線軌道中與所述第二電源走線軌道相鄰的信號走線軌道。
7.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道中的每條信號走線軌道的寬度相同。
8.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道中的部分或者全部的信號走線軌道的寬度不同。
9.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道中的信號走線軌道的寬度小于所述第一電源走線軌道或者所述第二電源走線軌道的寬度。
10.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道的間隔全部相同。
11.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道的間隔部分或者全部不同。
12.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述多條信號走線軌道中的相鄰兩條信號走線軌道之間的間隔的范圍為0.032um～0.037um。
13.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述第一電源走線軌道的中心線與所述第二電源走線軌道的中心線之間間隔0.528um。
14.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述半導(dǎo)體芯片為基于12nm和/或16nm的工藝制備的。
15.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體芯片，其特征在于，所述n顆計算處理芯片采用串聯(lián)方式連接。
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