[發明專利]集成電路靜電放電總線結構和相關方法

有效

• 申請號: 202010031006.0
• 申請日: 2018-11-01
• 公開（公告）號: CN111199891B
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 李志國
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L23/49;H01L27/02
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 張殿慧;劉健

集成電路靜電放電總線結構和相關方法。一種集成電路ESD總線結構包括：電路區域；多個靜電放電(ESD)總線；多個焊盤組，鄰近于并連接至所述多個ESD總線；公共ESD總線；以及多個結合線，被配置為將所述多個焊盤組連接至所述公共ESD總線。

本申請是申請號為201880002197.9(PCT/CN2018/113271)，申請日為2018年11月1日，發明名稱為“集成電路靜電放電總線結構和相關方法”的中國專利申請的分案申請。

技術領域

本發明涉及集成電路結構和相關方法，并且更具體地，涉及集成電路靜電放電總線結構和相關方法。

背景技術

對于如圖1中示出的集成電路靜電放電(以下簡寫為ESD)結構1，I/O(輸入/輸入)焊盤12基于特定順序和位置放置在多個芯片邊緣13內部的電路區域10周圍，其中，能夠在特定范圍內調整I/O焊盤12的放置。

通常，一般將填料單元F1和F2放置在I/O焊盤12之間的空的空間處，并且將填料單元F1和F2連接至靜電放電(ESD)總線11(例如，連接至地或系統電壓的版圖跡線)，這使得電路區域10的每一個部分和填料單元F1和F2連接至連續的ESD總線以提供對集成電路ESD總線結構1的ESD保護。

然而，填料單元F1和F2占用的電路區域10的部分對集成電路ESD總線結構來說是浪費的。此外，在具有矩形形狀的集成電路ESD總線結構1的嚴格要求下，其導致內電路版圖設計缺乏靈活性。

此外，當存在具有不規則形狀和不同區域的電路時，必須增大電路區域10以包含具有不規則形狀和不同區域的電路，這增大了生產成本。

因而，期望提供集成電路ESD總線結構和相關的方法，以充分利用電路區域。

發明內容

因此，本發明的目的是提供集成電路靜電放電總線結構和相關的方法。

為了實現以上技術目的，根據本發明，提供了一種集成電路靜電放電(ESD)總線結構，并且所述結構包括：電路區域；多個靜電放電總線；多個焊盤組，鄰近于并連接至所述多個ESD總線；公共ESD總線；以及多個結合線，被配置為將所述多個焊盤組連接至所述公共ESD總線。

為了實現以上技術目的，根據本發明，提供了一種集成電路靜電放電(ESD)結構，并且所述結構包括：電路區域；多個靜電放電(ESD)總線；多個焊盤組；以及多個結合線，被配置為將所述多個焊盤組中的一個焊盤組連接至另一個焊盤組。

為了實現以上技術目的，根據本發明，提供了一種形成集成電路ESD總線結構的方法，并且所述方法包括：形成電路區域；形成多個焊盤組，所述多個焊盤組對應于所述電路區域的多個不連續的邊界；形成公共ESD總線；以及通過跨所述多個芯片邊緣中的一個芯片邊緣的多個結合線將對應于所述多個焊盤組的多個焊盤連接至所述公共ESD總線。

為了實現以上技術目的，根據本發明，提供了一種形成集成電路ESD總線結構的方法，所述方法包括：形成電路區域；形成多個焊盤組，所述多個焊盤組對應于所述電路區域的多個不連續的邊界；以及通過跨所述電路區域的多個結合線中的一個結合線將所述多個焊盤組中的一個焊盤組連接至所述多個焊盤組中的另一個焊盤組。

在閱讀在各個圖和圖樣中示例的優選實施例的以下詳細描述之后，對于本領域技術人員來說，本發明的這些和其它目的將無疑地變得顯而易見。

附圖說明

圖1是根據現有技術的集成電路ESD總線結構的示意圖。

圖2是根據本發明的實施例的集成電路ESD總線結構的示意圖。

圖3是根據本發明的實施例的集成電路ESD總線結構的示意圖。

圖4是根據本發明的實施例的集成電路封裝工藝的流程圖。