[發明專利]將異步信號轉換為同步信號的同步電路以及迭接同步電路

在審

• 申請號: 202010021076.8
• 申請日: 2020-01-09
• 公開（公告）號: CN113113059A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 許人壽
• 申請（專利權）人: 晶豪科技股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 李芳華

本發明提供一種用于將一異步信號轉換為至少一同步信號的同步電路以及迭接同步電路。該同步電路包含信號控制電路、觸發器電路、頻率啟用電路以及頻率控制電路。該觸發器電路耦接至該信號控制電路，該頻率啟用電路耦接至該信號控制電路以及該觸發器電路，以及該頻率控制電路耦接至該觸發器電路以及該頻率啟用電路。該信號控制電路以及該頻率控制電路能確保保持時間以及建立時間足夠，以容許該觸發器電路不論該異步信號如何均輸出不具有毛刺的該同步信號。

技術領域

本發明關于電子電路，尤指一種用于將異步信號轉換為同步信號的同步電路以及迭接(cascaded)同步電路。

背景技術

在某些集成電路(integrated circuit,IC)的設計中(例如用來控制記憶裝置之運作的控制器電路)，異步信號在被傳送至對應的功能區塊前需被轉換為同步信號。基于參考頻率信號，同步電路可將異步信號轉換為與該參考頻率信號同步的輸出信號。然而，在實作上，該同步電路的輸出信號在某些情況下可能會出現毛刺(glitch)。例如，當該異步信號的邊緣(edge)諸如上升邊緣或下降邊緣非常靠近該參考頻率信號的觸發邊緣時，或者當該異步信號在該參考頻率信號的觸發邊緣的時間點具有窄脈波時，該同步電路的輸出信號會因為該異步信號的狀態的不確定而受到影響，從而導致毛刺的產生。

發明內容

因此，本發明的一目的在于提供一種用于將異步信號轉換為同步信號的同步電路以及迭接(cascaded)同步電路，以確保能在不產生任何毛刺(glitch)的情況下妥善地產生該同步信號。

本發明至少一實施例提供一種用于將一異步信號轉換為至少一同步信號的同步電路，其中該同步電路可包含一信號控制電路、一觸發器(flip-flop)電路、一頻率啟用電路以及一頻率控制電路。該信號控制電路用來在該異步信號與該同步信號之間的差異被偵測到時鎖存(latch)一內部輸入信號的一邏輯值并且輸出該內部輸入信號。該觸發器電路耦接至該信號控制電路，并且用來在一觸發器頻率信號的一轉變邊緣(transition edge)的時間點依據該內部輸入信號輸出該同步信號。該頻率啟用電路耦接至該信號控制電路以及該觸發器電路，并且用來在該同步信號與該內部輸入信號之間的差異被偵測到時啟用一內部頻率信號。該頻率控制電路耦接至該觸發器電路以及該頻率啟用電路，并且用來因應該內部頻率信號的一脈波寬度輸出該觸發器頻率信號。

本發明至少一實施例提供一種用于將一初始異步信號轉換為一最終同步信號的迭接同步電路。該迭接同步電路可包含互相串連的一第一同步電路以及一第二同步電路，以及該第一同步電路以及該第二同步電路的每一同步電路用來基于一主頻率信號將一異步信號轉換為至少一同步信號。尤其，該第一同步電路基于該主頻率信號將該初始異步信號轉換為一暫時同步信號，以及該第二同步電路基于該主頻率信號將該暫時同步信號轉換為該最終同步信號。上述每一同步電路可包含一信號控制電路、一觸發器電路、一頻率啟用電路以及一頻率控制電路。該信號控制電路用來在該異步信號與該同步信號之間的差異被偵測到時鎖存一內部輸入信號的一邏輯值并且輸出該內部輸入信號。該觸發器電路耦接至該信號控制電路，并且用來在一觸發器頻率信號的一轉變邊緣的時間點依據該內部輸入信號輸出該同步信號。該頻率啟用電路耦接至該信號控制電路以及該觸發器電路，并且用來在該同步信號與該內部輸入信號之間的差異被偵測到時啟用一內部頻率信號。該頻率控制電路耦接至該觸發器電路以及該頻率啟用電路，并且用來因應該內部頻率信號的一脈波寬度輸出該觸發器頻率信號。依據該迭接同步電路，不論該初始異步信號如何，該主頻率信號與該最終同步信號之間的相位關系是固定的。

本發明的同步電路提供了穩固的運作機制，不論異步信號如何，均能確保該同步電路產生的同步信號不會有毛刺。另外，本發明另提供基于一同步電路的迭接架構，以確保同步信號與目標時序(target timing)之間的相位關系是固定的。

附圖說明

圖1為依據本發明一實施例的一同步電路的區塊示意圖。

圖2為依據本發明一實施例的圖1所示的同步電路的電路示意圖。