[發明專利]特征映射縮放的精度補償方法、系統及存儲介質

有效

• 申請號: 202010017787.8
• 申請日: 2020-01-08
• 公開（公告）號: CN111200716B
• 公開（公告）日: 2021-10-26
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 珠海億智電子科技有限公司
• 主分類號: H04N7/01
• 分類號: H04N7/01
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 張龍哺

本申請公開了一種特征映射縮放的精度補償方法，包括以下步驟：獲取原始特征和目標特征的映射數據，其中所述映射數據至少包括位寬、通道數、特征水平像素個數以及特征垂直像素個數；根據所述原始特征映射和所述目標特征各自的特征水平像素個數以及特征垂直像素個數，在通道數所指示的各個通道上基于位寬分別計算所述目標特征在水平方向和垂直方向上的插值坐標；根據所述原始特征映射和所述目標特征各自的插值坐標，在通道數所指示的各個通道上基于位寬計算所述原始特征在目標特征的各個插值坐標處的插值權重；根據原始特征在各個位置的像素值和在各個插值坐標處的插值權重，確定目標特征映射。本申請還公開了相應的計算機系統和存儲介質。

技術領域

本發明涉及計算機視覺領域，尤其涉及用于雙線性縮放算法中的特征映射縮放的精度補償方法、系統及存儲介質。

背景技術

在計算機視覺領域中，深度神經網絡的研究受到了廣泛的關注，尤其是其中卷積神經網絡得到了快速的發展。相比已有技術，卷積神經網絡在眾多如人臉檢測識別、語音識別、物體分類等應用的準確率上得到大幅提升。其中部分應用的準確率甚至已超過人類的平均水平。這使基于卷積神經網絡技術的電子產品投入現實生活成為了可能。在常規應用中，完成一次卷積神經網絡計算往往需要上十億(giga)次甚至萬億(tera)次的乘加運算，這使得數據交互量也較高。目前主要的卷積神經網絡方案有以下幾種：使用通用CPU(Central Processing Unit，中央處理器)處理，然而CPU沒有大量的專用乘加電路和沒有專用的數據存儲通路，使得能耗比較低；使用專用GPU(Graphic Processing Unit，圖形處理器)處理，雖然新型的GPU內置有專門為卷積神經網絡而設的乘加運算陣列，能夠高效地處理大部分網絡結構，但是其功耗也較大，在移動設備等應用場合中并不適用；使用FPGA(Field Programmable Gate Array，現場可編程邏輯門陣列)和ASIC(ApplicationSpecific Integrated Circuit，專用集成電路)處理，前者通過配套的EDA(ElectronicsDesign Automation，電子設計自動化)軟件工具，能實現較高效的專用電路設計，后者能更靈活地實現專用電路，兩者都能達到較高的能效比，滿足不同運算密度的要求。

在目標檢測、語義分割的應用中，Mask R-CNN(Mask Region-based ConvolutionNeural Network)就憑借較高的AP(Average Precision，平均精度)成為一個較常用的神經網絡模型。相對于較早的Faster R-CNN模型，Mask R-CNN的一個重要改進是使用ROI(Region On Interest，顯示區域開窗)Align(對齊)替代ROI Pooling(池化)，其核心思想是先使用雙線性縮放再進行Pooling，減少或甚至取消在ROI Pooling過程中ROI邊界上和bins中的量化計算量，從而提高了分割精度。

ROI Align中使用到的雙線性縮放算法早已在經典圖像視頻領域有廣泛的應用。其重要功能之一是把原始寬高尺寸為[W_in,H_in]的圖像或視頻幀的三原色或亮度通道變換成目標寬高尺寸[W_out,H_out]。不同的是，由于在卷積神經網絡中，處理的對象是特征映射(Feature Map)，因此其實際通道數的范圍可以從1到幾千不等，從而在卷積神經網絡專用電路中，通常需要執行多通道并行計算以提高處理速度。

發明內容

為減少專用電路的復雜度，常用的專用電路設計方法需要把浮點乘除法轉換成定點運算。因為原始寬高與目標寬高并不一定是整除關系，所以若需保證電路的誤差范圍越小，定點小數位則需要相應地變大，而成本也隨之上升。本申請提出一種特征映射縮放的精度補償方法、系統及存儲介質，能夠獲得在保證相同精度的同時，實現減少電路復雜度，從而降低電路成本的效果。

為了實現上述目的，本申請采用以下的技術方案。