[發明專利]半導體結構及其制備方法和三維存儲器件

有效

• 申請號: 202010000496.8
• 申請日: 2020-01-02
• 公開（公告）號: CN111162082B
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 劉隆冬;王孝進
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 陳敏

本發明提供一種半導體結構及其制備方法和三維存儲器件，所述半導體結構包括至少一個堆疊單元，所述堆疊單元包括：第一堆疊結構，所述第一堆疊結構中形成有貫穿所述第一堆疊結構的第一溝道孔；填孔材料層，填充于所述第一溝道孔中；第二堆疊結構，形成于所述第一堆疊結構和所述填孔材料層上；第二溝道孔，形成于所述第二堆疊結構和所述填孔材料層中，所述第二溝道孔包括貫穿所述第二堆疊結構的主體部以及延伸進入所述填孔材料層中的延伸部，所述主體部的孔徑大于所述延伸部的孔徑以形成臺階孔。利用本發明，可以避免進行上層溝道孔蝕刻時破壞下層溝道孔的側壁，并且工藝步驟少，可有效節約成本。

技術領域

本發明屬于半導體設計及制造領域，特別是涉及半導體結構及其制備方法和三維存儲器件。

背景技術

在現有的3D NAND閃存的制備工藝過程中需要形成由犧牲層及柵間介質層交替疊置的堆疊結構，然后再將所述犧牲層去除并填充形成柵極層以得到3D NAND閃存。隨著工藝的發展，為了實現更高的存儲密度，3D NAND閃存中堆疊的層數也需隨之顯著增加，如由32層發展到64層，再到96層甚至128層等，隨著3D NAND閃存中堆疊的層數的增加，所述堆疊結構一般包括多個依次疊置的子堆疊結構構成，各子堆疊結構中有貫穿其中的子溝道孔，位于相鄰兩個子堆疊結構中的相應子溝道孔相互連通。

在雙層溝道孔的形成工藝中，需要向下蝕刻上層的子堆疊結構以形成上溝道孔，由于上層溝道孔的傾斜或者上下兩層溝道孔的對準度偏差會造成上下層溝道孔的錯位，這樣在蝕刻的過程中容易破壞下層溝道孔的側壁，影響后續器件的性能。

因此，如何提供一種半導體結構及其制備方法，以解決現有技術上述問題實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及其制備方法和三維存儲器件，用于解決現有技術中雙層溝道孔形成工藝中，在進行上層溝道孔蝕刻過程中破壞下層溝道孔的側壁的技術問題。

為實現上述目的及其他相關目的，本發明提供一種半導體結構，所述半導體結構包括至少一個堆疊單元，所述堆疊單元包括：

第一堆疊結構，所述第一堆疊結構中形成有貫穿所述第一堆疊結構的第一溝道孔；

填孔材料層，填充于所述第一溝道孔中；

第二堆疊結構，形成于所述第一堆疊結構和所述填孔材料層上；

第二溝道孔，形成于所述第二堆疊結構和所述填孔材料層中，所述第二溝道孔包括貫穿所述第二堆疊結構的主體部以及延伸進入所述填孔材料層中的延伸部，所述主體部的孔徑大于所述延伸部的孔徑以形成臺階孔。

在一實施例中，所述填孔材料層上表面與所述第一堆疊結構上表面平齊。

在一實施例中，所述第一堆疊結構和所述第二堆疊結構之間包含連接層，所述連接層形成有與所述第一溝道孔對應的貫通孔，所述填孔材料層填充于所述第一溝道孔和所述貫通孔中，且所述填孔材料層上表面與所述連接層上表面平齊。

在一實施例中，所述連接層的材料包括二氧化硅。

在一實施例中，所述延伸部的深度大于所述連接層的厚度。

在一實施例中，所述半導體結構包括多個堆疊單元，多個堆疊單元之間通過連接層連接。

在一實施例中，所述延伸部的上部具有圓弧倒角結構。

在一實施例中，所述第二溝道孔的所述主體部與所述延伸部同軸設置。

在一實施例中，所述第一堆疊結構、所述第二堆疊結構包括交替疊置的犧牲層及絕緣介質層。

在一實施例中，所述絕緣介質層的材料包括二氧化硅，所述犧牲層的材料包括氮化硅。