[發明專利]半導體裝置在深睡模式中執行刷新操作

在審

• 申請號: 201980065982.3
• 申請日: 2019-10-14
• 公開（公告）號: CN112823389A
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 利穗吉郎;松井良德;古谷清弘;吹上孝彥;南基俊;J·D·波特
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C11/406
• 分類號: G11C11/406;G11C11/4074;G11C11/4076;G11C11/408
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本文公開一種設備，所述設備包含：存儲器單元陣列，其包含多個存儲器單元；第一計數器電路，其被配置成在第一操作模式期間周期性地更新計數值；突發時鐘生成器，其被配置成當所述計數值指示預定值時連續地生成突發脈沖預定次數；以及行地址控制電路，其被配置成響應于所述突發脈沖在所述存儲器單元陣列上執行刷新操作。

背景技術

當正在自刷新模式中操作DRAM時，響應于周期性生成的振蕩器信號自動執行刷新操作。利用此操作，恢復保存在存儲器單元陣列中的易失性數據。在自刷新模式中，因為包含在DRAM中的許多內部電路不被激活，所以DRAM的消耗電流較小。然而，在自刷新模式中，因為執行周期性刷新操作，所以刷新操作所需的電路維持處于激活狀態。

發明內容

描述一種用于半導體裝置在深睡模式中執行刷新操作的設備和方法。在本公開的一方面中，一種設備包含：存儲器單元陣列，其包含多個存儲器單元；以及第一計數器電路，其被配置成在第一操作模式期間周期性地更新計數值。所述設備進一步包含：突發時鐘生成器，其被配置成當計數值指示預定值時連續地生成突發脈沖預定次數；以及行地址控制電路，其被配置成響應于突發脈沖而在存儲器單元陣列上執行刷新操作。

在本公開的另一方面中，一種設備包含：存儲器單元陣列，其包含多個存儲器單元；以及刷新控制電路，其包含被配置成生成刷新地址的刷新計數器。所述設備進一步包含：行地址控制電路，其被配置成在由刷新地址指定的存儲器單元中的至少一個上執行刷新操作；以及電壓生成器，其被配置成基于外部電壓生成內部電壓。在第一操作模式中，刷新計數器被配置成在第一周期期間更新刷新地址預定次數，且被配置成在第二周期期間保持所述刷新地址。在第二操作模式中，刷新計數器被配置成周期性地更新刷新地址。電壓生成器被配置成在第一操作模式中的第二周期期間停止生成內部電壓。

在本公開的另一方面中，一種設備包含被配置成周期性地更新計數值的第一電路，且包含第二電路，所述第二電路被配置成當計數值達到預定值之后流逝了預定時間時激活開始信號。所述設備進一步包含第三電路，其被配置成響應于開始信號連續地生成突發脈沖預定次數。所述預定次數是與預定值相同的值。

附圖說明

圖1是根據本公開的實施例的半導體裝置的框圖。

圖2是被供應到存儲器單元陣列、陣列電路和外圍電路的內部電位的解釋性圖式。

圖3是展示數據保持是否需要相應內部電位以及刷新操作是否需要相應內部電位的圖式。

圖4是用于闡釋當半導體裝置進入深睡模式時的操作的流程圖。

圖5是展示刷新控制電路的配置的電路圖。

圖6和7是用于闡釋刷新控制電路的操作的時序圖。

圖8是生成內部電位的電路的電路圖。

圖9是展示圖8中展示的電路的電路操作的波形圖。

具體實施方式

下文將參考附圖來詳細解釋本發明的各種實施例。以下詳細描述參考附圖，附圖借助于說明展示其中可以實踐本發明的特定方面和實施例。這些實施例經充分詳細描述以使所屬領域的技術人員能夠實踐本發明。在不脫離本發明的范圍的情況下，可以利用其它實施例并且可以做出結構、邏輯和電氣方面的改變。本文所公開的各種實施例不一定相互排斥，因為一些所公開的實施例可與一或多個其它所公開的實施例組合以形成新的實施例。