[發(fā)明專利]半導體裝置和半導體裝置的制造方法

在審

• 申請?zhí)枺?/td>: 201980037069.2
• 申請日: 2019-06-13
• 公開（公告）號: CN112219274A
• 公開（公告）日: 2021-01-12
• 發(fā)明（設計）人: 羽根田雅希
• 申請（專利權）人: 索尼半導體解決方案公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8234;H01L23/532;H01L27/00;H01L27/146;H01L27/088;H04N5/369;H04N5/374
• 代理公司: 北京信慧永光知識產(chǎn)權代理有限責任公司 11290
• 代理人: 喬焱;曹正建

提供了一種進一步減小以任意布局配置的配線的配線間電容的半導體裝置。半導體裝置(1)設置有：第一配線間絕緣層(120)，其設置在基板(100)上，并在與基板相反的一側具有凹部；第一配線層(130)，其設置在第一配線間絕緣層的凹部的內部；密封膜(140)，其沿著第一配線層和第一配線間絕緣層的凹凸形狀設置；第二配線間絕緣層(220)，其以覆蓋凹部的方式設置在第一配線間絕緣層上，并且具有與凹部相對的平坦表面；以及空隙(150)，其設置在第二配線間絕緣層和第一配線層與第一配線間絕緣層之間。

技術領域

本發(fā)明涉及半導體裝置和半導體裝置的制造方法。

背景技術

近年來，半導體裝置的微細化配線增加了配線延遲，這會降低半導體裝置的操作速度。具體地，微細化配線具有較小的橫截面積和較高的配線電阻。這會增加延遲(也被稱為RC延遲)，該延遲與配線電阻和配線間電容的乘積成比例。

因此，為了減小配線間電容，人們考慮減小配線間的介電常數(shù)。具體地，人們考慮通過去除配線間的絕緣材料，在配線間設置比介電常數(shù)為1的間隙(也被稱為空隙)，由此進一步減小配線間的介電常數(shù)。

例如，下面的NPTL 1公開了一種方法，該方法通過使用諸如化學氣相沉積(CVD：Chemical Vapor Deposition)等的非保形沉積膜，在用沉積物填充配線間的空間之前將沉積物放置在配線上方，由此在配線間形成間隙。

引用列表

非專利文獻

NPTL 1：K.Fischer,et.al.,Low-k interconnect stack with multi-layerair gap and tri-metal-insulator-metal capacitors for 14nm high volumemanufacturing(用于14nm大批量生產(chǎn)的具有多層氣隙和三金屬-絕緣體-金屬電容器的Low-k互連堆疊),2015 IEEE International Interconnect Technology Conferenceand 2015 IEEE Materials for Advanced Metallization Conference(IITC/MAM),2015

發(fā)明內容

本發(fā)明要解決的問題

在NPTL 1中公開的技術中，因為配線間的空間被填充沉積物，隨著配線具有較長的距離，而更加難以在配線間形成間隙。這就需要一種在無需考慮配線間的距離的情況下能夠在任意布局下的配線間形成間隙與無關的技術。

因此，本發(fā)明提出了一種新穎且經(jīng)改良的半導體裝置和半導體裝置的制造方法，該半導體裝置和半導體裝置的制造方法能夠減小以任意布局設置的配線的配線間電容。

解決問題的技術方案

根據(jù)本發(fā)明，提供了一種半導體裝置，其包括：第一配線間絕緣層，其設置在基板上，并在與所述基板相反的一側具有凹部；第一配線層，其設置在所述第一配線間絕緣層中的所述凹部的內部；密封膜，其沿著所述第一配線層和所述第一配線間絕緣層的凹凸形狀設置；第二配線間絕緣層，其以覆蓋所述凹部的方式設置在所述第一配線間絕緣層上；和間隙，其設置在所述第二配線間絕緣層、所述第一配線層之間和所述第一配線間絕緣層之間。所述第二配線間絕緣層具有與所述凹部相對的平坦化表面。

另外，根據(jù)本發(fā)明，提供了一種半導體裝置的制造方法。所述方法包括：在基板上形成第一配線間絕緣層；在所述第一配線間絕緣層中形成凹部，并且在所述凹部的內部使所述第一配線層露出；沿著所述第一配線層和所述第一配線間絕緣層的凹凸形狀設置密封膜；并且在所述第一配線間絕緣層上以覆蓋所述凹部的方式設置第二配線間絕緣層，并在所述第二配線間絕緣層、所述第一配線層和所述第一配線間絕緣層之間形成間隙。所述第一配線間絕緣層使第一配線層在與所述基板相反的一側被埋入。所述第二配線間絕緣層具有與所述凹部相對的平坦化表面。