[發明專利]淺溝槽隔離結構的形成方法

有效

• 申請號: 200610030812.6
• 申請日: 2006-09-04
• 公開（公告）號: CN101140895A
• 公開（公告）日: 2008-03-12
• 發明（設計）人: 劉明源
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 逯長明

技術領域

本發明涉及半導體制造技術領域，特別涉及一種在半導體器件中形成淺溝槽隔離結構的方法。

背景技術

隨著半導體工藝進入深亞微米時代，0.13μm以下的元件例如CMOS器件中，NMOS晶體管和PMOS晶體管之間的隔離均采用淺溝槽隔離(STI)工藝形成。圖1為淺溝槽隔離結構示意圖。在這種工藝中，先在襯底100上形成淺溝槽，元件之間用刻蝕的溝槽130隔開，然后在溝槽側壁和底部形成襯墊氧化層110，再利用化學氣相淀積(CVD)在淺溝槽中填入絕緣介質，例如氧化硅。在填入絕緣介質之后，淀積致密且硬度較高的氮化硅層刻蝕停止層120，然后用化學機械研磨(CMP)的方法研磨上述填充的絕緣物質使溝槽表面平坦化。

淺溝槽隔離結構的制造工藝中，在半導體基底材料上形成溝槽后，隔離溝槽的側壁在后續的工藝步驟(如熱氧化工藝)中發生氧化，其結果造成隔離溝槽基底的體積膨脹，因而引發溝槽側壁與絕緣填充物之間的應力問題，在淺溝槽內形成襯墊氧化層后，襯墊材料與絕緣填充物之間也會產生應力。而且應力較為集中的部位多位于溝槽130與襯底100表面相接的拐角部140處，如圖1所示。當器件的特征尺寸進入到65nm以及65nm以下的工藝節點后，元件的密集程度越來越高，元件之間的空間距離變得非常微小，這種應力會改變溝槽兩側NMOS和PMOS的溝道晶格結構，影響載流子濃度，導致載流子的遷移率的改變，增加了產生漏電流的機會。

消除這種應力的方法主要集中在淺溝槽襯墊材料的選擇以及使用退火工藝來釋放溝槽側壁與絕緣填充層之間的應力和襯墊材料與絕緣填充層之間的應力。專利號為ZL98125145.5的中國專利公開了一種在半導體器件內形成隔離溝槽的方法，其采用在溝槽中沉積襯墊氧化層和填充絕緣介質后進行退火的方法解決淺溝槽側壁與絕緣填充層之間的應力問題。該方法首先在襯底上形成溝槽，然后在溝槽內沉積一層氧化層并利用HDP-CVD(高密度等離子體化學氣相淀積)工藝在溝槽中填充絕緣介質，隨后在不低于1150℃的溫度進行退火。申請號為02146140.6的中國專利申請公開了一種在半導體基底中形成淺溝槽隔離物的方法，該方法在溝槽內形成氧化硅襯墊之后，在含有氬氣的環境下進行退火。申請號為02148740.5的中國專利申請同樣公開了一種在半導體基底中形成淺溝槽隔離物的方法，該方法溝槽內形成氧化硅層之后，在含氧化氮或氮氣/氧氣的環境下對半導體基底(如硅基底)進行回火。在申請號為01109498.2的中國專利申請中，其降低襯墊材料與絕緣填充物之間應力的方法是利用氮氧化硅或是氧化硅/氮化硅/氧化硅的多層結構形成淺溝槽的襯墊。目前還存在將退火工藝和襯墊材料的選擇結合起來，以降低溝槽側壁與絕緣填充層之間的應力和襯墊材料與絕緣填充層之間的應力的方法。

然而，由于利用HDP-CVD工藝在溝槽中填充的絕緣介質非常致密，絕緣介質自身會產生較強的壓應力(compressive?strain)，雖然溝槽側壁和襯墊材料與溝槽中填充的絕緣介質之間的應力可通過上述方法降低或消除，但絕緣介質自身產生的壓應力依然存在，使淺溝槽隔離結構呈現較高的壓應力狀態。

發明內容

本發明提供了一種在半導體器件中形成淺溝槽隔離結構的方法，能夠有效地降低淺溝槽隔離結構的應力。

本發明的一個目的在于提供一種在半導體器件中形成淺溝槽隔離結構的方法，包括：

提供一半導體襯底，刻蝕所述襯底形成溝槽；

在溝槽中填充絕緣物質并平坦化所述溝槽；

在所述襯底表面形成襯墊阻擋層；

在所述襯墊阻擋層和溝槽表面形成單層應力薄膜層；

對所述襯底進行熱退火；

剝除所述應力薄膜層。

所述應力薄膜層為高應力氮化硅薄膜。所述應力薄膜層利用等離子增強化學氣相淀積工藝形成。

本發明采用的等離子增強化學氣相淀積工藝的工藝參數包括：反應室壓力為6-8Torr；加熱溫度為350-450℃；射頻功率為30-50W；SiH₄的流量為20-40sccm；NH3的流量為60-100sccm；N₂的流量為8000-10000sccm。