[發明專利]異或門器件及控制異或門器件的方法

在審

• 申請號: 201911426073.6
• 申請日: 2019-12-31
• 公開（公告）號: CN113131927A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 李祎;程龍;楊嶺;繆向水;董偉偉;蒲貴友;黃克驥
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20;H03K19/21
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明實施例提供一種異或門器件及控制異或門器件的方法。所述異或門器件包括控制電路及兩個憶阻器。兩個憶阻器的正極與分別與控制電路的兩個輸出端連接，兩個憶阻器的負極連接到一起，形成反向串聯結構。進行異或運算時，所述控制電路并將所述接收到的兩個邏輯值分別轉換為預設電壓，然后分別輸入所述兩個憶阻器的正極。所述控制器即可根據兩個憶阻器的阻值狀態確定通過所述異或門的邏輯輸出。采用上述異或門器件，通過兩個憶阻器就可以實現異或門器件，所以減少了異或門器件的尺寸，而且只需要給兩個憶阻器的正極輸入電壓，也減少了異或門的功耗，另外由于輸入憶阻器的電壓撤掉之后，憶阻器的阻值不會發生變化，所以可以實現存算一體。

技術領域

本申請涉及微電子器件，尤其涉及一種異或門器件及控制異或門器件的方法，具體地說，涉及一種通過憶阻器實現的異或門器件及控制該異或門器件實現異或運算的方法。

背景技術

邏輯門電路是集成電路的基本組件，現有的邏輯門電路主要基于互補金屬氧化物半導體 (Complementary Metal Oxide Semiconductor,CMOS)實現。如圖1所示，為現有技術中通過CMOS實現異或門的電路圖。圖1中的異或門器件需要通過12個單元器件實現，且每個器件的尺寸都比較大，導致這類異或門器件的整體尺寸比較大。另外，由于每個單元器件都要加電壓或者電流，導致整體功耗比較大。通過CMOS實現的異或門器件，在施加的輸入電壓或者輸入電流撤掉之后，輸出也會隨之消失，所以需要將輸出及時存儲起來，從而無法實現存算一體。

發明內容

本發明提供一種異或門器件及控制異或門器件的方法，通過憶阻器實現異或門，以減少異或門尺寸、降低異或門功耗、并實現存算一體。

本發明第一方面提供一種異或門器件。所述異或門器件包括控制電路及兩個憶阻器。兩個憶阻器的正極與分別與控制電路的兩個輸出端連接，兩個憶阻器的負極連接到一起，形成反向串聯結構。進行異或運算時，所述控制電路并將所述接收到的兩個邏輯值分別轉換為預設電壓(例如0V和Vq)，然后分別輸入所述兩個憶阻器的正極。所述控制器即可根據兩個憶阻器的阻值狀態確定通過所述異或門的邏輯輸出(例如，當兩個憶阻器的輸入預設電壓不同時，所述憶阻器可能從高阻態變化為低阻態，或者從低阻態變化為高阻態，當兩個憶阻器的輸入預設電壓相同時，阻值狀態不發生變化，如此根據兩個憶阻器的阻值狀態確定邏輯輸出)。

采用上述異或門器件，通過兩個憶阻器就可以實現異或門器件，所以減少了異或門器件的尺寸，而且只需要給兩個憶阻器的正極輸入電壓，也減少了異或門的功耗，另外由于輸入憶阻器的電壓撤掉之后，憶阻器的阻值不會發生變化，所以可以實現存算一體。

在本發明實施例提供的一種可能的實現中，當多個異或門被設置為矩陣以構成芯片時，所述兩個憶阻器分別通過位線與所述控制電路連接，所述兩個憶阻器的負極通過字線連接。

通過所述異或門器件實現存儲芯片，同樣可以降低存儲芯片的尺寸、減少了存儲芯片的功耗、并使存儲芯片實現存算一體。

在本發明實施例提供的一種可能的實現中，所述控制電路還用于：在接收所述兩個邏輯值之前，將所述兩個憶阻器都設置為高阻態，所述高阻態為憶阻器的阻值大于等于一預設值。

通過將憶阻器都設置為高阻態，可以保證異或門異或計算的準確性。

在本發明實施例提供的一種可能的實現中，所述兩個邏輯值分別為邏輯“0”和邏輯“1”，其中所述邏輯“0”對應的預設電壓為0伏，所述邏輯“1”對應的電壓為Vq伏，所述Vq大于兩倍的臨界電壓，所述臨界電壓為憶阻器從高阻態轉變至低阻態的臨界電壓。

通過將“0”對應的預設電壓為0伏，所述邏輯“1”對應的電壓為Vq伏，可以確保在兩個邏輯值不同時，所述憶阻器的阻值狀態發生變化，從而保證所述異或門器件的可靠性。