[發明專利]存儲結構電荷保持性能的檢測方法及檢測裝置

有效

• 申請號: 201911403926.4
• 申請日: 2019-12-31
• 公開（公告）號: CN111145825B
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 周陽;霍季萍
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C29/08
• 分類號: G11C29/08;G11C5/02
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 董琳;陳麗麗

本發明涉及半導體制造技術領域，尤其涉及一種三維存儲器電荷保持性能的檢測方法及檢測裝置。所述存儲結構電荷保持性能的檢測方法包括如下步驟：形成一存儲結構，所述存儲結構包括襯底、位于所述襯底表面的堆疊層以及覆蓋于所述堆疊層表面的絕緣層，所述堆疊層包括沿垂直于所述襯底的方向依次疊置的隧穿層、電荷捕獲層和阻擋層；施加一檢測電壓至所述存儲結構；獲取所述存儲結構放電過程中的放電電容隨時間變化的第一性能曲線。本發明提高了對存儲結構電荷保持性能的檢測效率，降低了半導體器件的研發及制造成本。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種三維存儲器電荷保持性能的檢測方法及檢測裝置。

背景技術

隨著技術的發展，半導體工業不斷尋求新的方式生產，以使得存儲器裝置中的每一存儲器裸片具有更多數目的存儲器單元。在非易失性存儲器中，例如NAND存儲器，增加存儲器密度的一種方式是通過使用垂直存儲器陣列，即3D NAND(三維NAND)存儲器；隨著集成度的越來越高，3D NAND存儲器已經從32層發展到64層，甚至更高的層數。

對3D NAND存儲器等存儲結構電荷保持性能的檢測，是半導體工藝制程改進和確定半導體產品良率的重要步驟。但是，當前對存儲結構電荷保持性能的檢測是在半導體產品制程工藝結束之后，即形成完整的半導體器件結構之后，這種方式耗時較長，不利于存儲結構工藝改進效率的提高，而且還會增大半導體制程的成本。

因此，如何提高對存儲結構電荷保持性能檢測的效率，降低半導體制造成本，是目前亟待解決的技術問題。

發明內容

本發明提供一種存儲結構電荷保持性能的檢測方法及檢測裝置，用于解決現有方法對存儲結構電荷保持性能的檢測效率低的問題，并降低半導體制造成本。

為了解決上述問題，本發明提供了一種存儲結構電荷保持性能的檢測方法，包括如下步驟：

形成一存儲結構，所述存儲結構包括襯底、位于所述襯底表面的堆疊層以及覆蓋于所述堆疊層表面的絕緣層，所述堆疊層包括沿垂直于所述襯底的方向依次疊置的隧穿層、電荷捕獲層和阻擋層；

施加一檢測電壓至所述存儲結構；

獲取所述存儲結構放電過程中的放電電容隨時間變化的第一性能曲線。

可選的，形成一存儲結構的具體步驟包括：

提供一襯底；

依次沉積所述隧穿層、所述電荷捕獲層和所述阻擋層于所述襯底表面，形成所述堆疊層；

形成覆蓋所述阻擋層表面的所述絕緣層。

可選的，所述襯底表面還包括自然氧化層，所述堆疊層位于所述自然氧化層表面。

可選的，施加一檢測電壓至所述存儲結構之前，還包括如下步驟：

獲取所述存儲結構充電過程中充電電容隨電壓變化的第二性能曲線；

分析所述第二性能曲線，以所述充電電容開始保持穩定時所對應的電壓作為所述檢測電壓。

可選的，施加一檢測電壓至所述存儲結構的具體步驟包括：

采用汞探針施加一檢測電壓至所述存儲結構。

可選的，獲取所述存儲結構放電過程中的放電電容隨時間變化的特性曲線之前，還包括如下步驟：

判斷所述檢測電壓施加的時間是否達到預設時間，若是，則停止施加所述檢測電壓。

可選的，所述預設時間為5s～15s。

可選的，所述襯底為多晶硅襯底。

為了解決上述問題，本發明還提供了一種存儲結構電荷保持性能的檢測裝置，包括：