[發(fā)明專利]一種高性能可編程控制器及驅(qū)動(dòng)設(shè)備

在審

• 申請(qǐng)?zhí)枺?/td>: 201911401897.8
• 申請(qǐng)日: 2019-12-30
• 公開（公告）號(hào): CN111142441A
• 公開（公告）日: 2020-05-12
• 發(fā)明（設(shè)計(jì)）人: 李進(jìn);李五四;徐秋玉
• 申請(qǐng)（專利權(quán)）人: 浙江力創(chuàng)自動(dòng)化科技有限公司
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 北京索睿邦知識(shí)產(chǎn)權(quán)代理有限公司 11679
• 代理人: 李根

1.一種高性能可編程控制器，其能夠控制多驅(qū)動(dòng)軸的數(shù)控加工設(shè)備；所述高性能可編程控制器能夠接收驅(qū)動(dòng)所述數(shù)控加工設(shè)備的數(shù)控?cái)?shù)據(jù)；其特征在于，

所述高性能可編程控制器能夠通過單一片上系統(tǒng)芯片實(shí)現(xiàn)；所述單一片上系統(tǒng)芯片具有一個(gè)主處理器、一個(gè)輔處理器及一個(gè)FPGA單元：所述主處理器及所述輔處理器與所述FPGA單元通過公用總線訪問；所述主處理器與所述輔處理器能夠數(shù)據(jù)共享且能夠雙向通信；

所述FPGA單元中配置:

一個(gè)第一無線通信接口單元，其具有一個(gè)第一無線數(shù)據(jù)接收端、一個(gè)能夠控制所述第一無線數(shù)據(jù)接收端接收的第一通信控制端及一個(gè)第一接收數(shù)據(jù)輸出端；所述第一通信控制端及一個(gè)第一接收數(shù)據(jù)輸出端通過公用總線分別連接于所述輔處理器的控制端；

一個(gè)第二無線通信接口單元，其具有一個(gè)第二無線數(shù)據(jù)接收端、一個(gè)能夠控制所述第二無線數(shù)據(jù)接收端接收的第二通信控制端及一個(gè)第二接收數(shù)據(jù)輸出端；所述第二通信控制端及一個(gè)第二接收數(shù)據(jù)輸出端通過公用總線分別連接于所述輔處理器的控制端；

其中，所述主處理器配置為，接收無線數(shù)據(jù)接收請(qǐng)求且將所述無線數(shù)據(jù)接收請(qǐng)求共享到所述輔處理器；所述無線數(shù)據(jù)接收請(qǐng)求中包括預(yù)傳輸請(qǐng)求時(shí)間、正式傳輸請(qǐng)求時(shí)間及無線發(fā)送地址；

所述輔處理器配置為，收到所述無線數(shù)據(jù)接收請(qǐng)求后，根據(jù)所述預(yù)傳輸請(qǐng)求時(shí)間及無線發(fā)送地址，分別驅(qū)動(dòng)所述第一通信控制端及所述第二通信控制端；

所述第一無線數(shù)據(jù)接收端接收預(yù)傳輸數(shù)控?cái)?shù)據(jù)，且通過所述第一接收數(shù)據(jù)輸出端將所述預(yù)傳輸數(shù)控?cái)?shù)據(jù)發(fā)送到所述輔處理器；

所述第二無線數(shù)據(jù)接收端接收設(shè)定軸標(biāo)識(shí)數(shù)據(jù)，且通過所述第二接收數(shù)據(jù)輸出端將所述設(shè)定軸標(biāo)識(shí)數(shù)據(jù)發(fā)送到所述輔處理器；

所述輔處理器配置為，從所述預(yù)傳輸數(shù)控?cái)?shù)據(jù)中獲取所述多驅(qū)動(dòng)軸的預(yù)傳輸軸標(biāo)識(shí)數(shù)據(jù)；通過所述預(yù)傳輸軸標(biāo)識(shí)數(shù)據(jù)匹配所述設(shè)定軸標(biāo)識(shí)數(shù)據(jù)；若匹配，則所述輔處理器根據(jù)所述正式傳輸請(qǐng)求時(shí)間及無線發(fā)送地址驅(qū)動(dòng)所述第一通信控制端接收數(shù)據(jù)或驅(qū)動(dòng)所述第二通信控制端接收數(shù)據(jù)；若不匹配，則生成異常信息；

所述第一無線數(shù)據(jù)接收端接收正式數(shù)控?cái)?shù)據(jù)，或所述第二無線數(shù)據(jù)接收端接收正式數(shù)控?cái)?shù)據(jù)。

2.如權(quán)利要求1所述的高性能可編程控制器，其中，所述FPGA單元中還配置：

一個(gè)無線接口初始化程序單元，其通過公用總線分別連接于所述輔處理器；所述無線接口初始化程序單元中配置所述第一無線通信接口單元的初始化程序及所述第二無線通信接口單元的初始化程序；

所述輔處理器還配置為，接收到所述異常信息后，通過所述第一無線通信接口單元的初始化程序初始化所述第一無線通信接口單元且生成初始化信息；通過所述第二無線通信接口單元的初始化程序初始化所述第二無線通信接口單元且生成初始化信息。

3.如權(quán)利要求2所述的高性能可編程控制器，其中，所述主處理器還配置為：若從所述輔處理器接收到所述初始化信息，則所述主處理器接收無線數(shù)據(jù)接收請(qǐng)求。

4.如權(quán)利要求1所述的高性能可編程控制器，其中，所述FPGA單元中還配置：

一個(gè)數(shù)控?cái)?shù)據(jù)存儲(chǔ)單元，其連接所述第一接收數(shù)據(jù)輸出端及所述第二接收數(shù)據(jù)輸出端；所述數(shù)控?cái)?shù)據(jù)存儲(chǔ)單元能夠存儲(chǔ)所述正式數(shù)控?cái)?shù)據(jù)。

5.如權(quán)利要求1所述的高性能可編程控制器，其中，所述預(yù)傳輸軸標(biāo)識(shí)數(shù)據(jù)及所述設(shè)定軸標(biāo)識(shí)數(shù)據(jù)中包括：多個(gè)軸的軸標(biāo)識(shí)字符串、所述多個(gè)軸的排列順序。