[發明專利]一種接觸孔及其制作方法

有效

• 申請號: 201911392053.1
• 申請日: 2019-12-30
• 公開（公告）號: CN111128872B
• 公開（公告）日: 2022-11-25
• 發明（設計）人: 左青云;蔣賓;盧意飛;周偉
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 吳浩

本發明公開了一種接觸孔的制作方法，包括如下步驟：S01：提供襯底，在所述襯底上形成下層導電電極；S02：在所述下層導電電極上沉積第一薄膜層，并在所述第一薄膜層上刻蝕出貫穿所述第一薄膜層的接觸大孔；S03：在所述第一薄膜層上沉積第二薄膜層并刻蝕，使得所述第二薄膜層在所述接觸大孔的側壁上形成緩變臺階；且所述緩變臺階的頂部開口面積大于底部開口面積；S04：沉積功能層，并在接觸大孔底部形成貫穿所述功能層的接觸小孔；S05：沉積上層導電電極，所述上層導電電極通過所述接觸小孔連接所述下層導電電極。本發明提供的一種接觸孔及其制作方法，確保接觸孔中上層導電電極不發生斷裂，以提升器件良率和可靠性。

技術領域

本發明涉及半導體集成電路領域，具體涉及一種接觸孔及其制作方法。

背景技術

在集成電路制造中，高深寬比的孔/槽是常見的結構，如何可控地實現孔/槽的圖形化和填充是各個工藝節點的關鍵技術。隨著工藝尺寸不斷縮小，該問題也越來越突出，因此而引入各種先進圖形化技術和填充技術。對于集成電路的分支微機械電系統MEMS領域，目前業界普遍采用落后于先進CMOS工藝的技術進行研發和制造，以滿足微米級的制造及降低成本。

在MEMS制造中，如何實現可靠的接觸孔也是該類器件制備的關鍵技術。對于用于支撐微橋/梁結構的接觸孔，在現有技術中，如圖1所示，可以先采用先在襯底01上依次淀積刻蝕阻擋層041和第一薄膜層042，其中第一薄膜層42具體可以為支撐層；然后采用光刻和刻蝕在第一薄膜層042中形成孔/槽，最后在孔/槽內淀積一層金屬連接下層導電電極02并作為上層導電電極09，其中，下層導電電極位于絕緣介質3中。如圖2所示，由于該上層導電電極09的厚度較薄，孔/槽的角度很陡直，從而導致上電極導電材料在孔/槽中不連續甚至是斷裂，影響器件成品率和可靠性。

發明內容

本發明的目的是提供一種接觸孔及其制作方法，確保接觸孔中上層導電電極不發生斷裂，以提升器件良率和可靠性。

為了實現上述目的，本發明采用如下技術方案：一種接觸孔的制作方法，包括如下步驟：

S01：提供襯底，在所述襯底上形成下層導電電極；

S02：在所述下層導電電極上沉積第一薄膜層，并在所述第一薄膜層上刻蝕出貫穿所述第一薄膜層的接觸大孔；

S03：在所述第一薄膜層上沉積第二薄膜層并刻蝕，使得所述第二薄膜層在所述接觸大孔的側壁上形成緩變臺階；且所述緩變臺階的頂部開口面積大于底部開口面積；

S04：沉積功能層，并在接觸大孔底部形成貫穿所述功能層的接觸小孔；

S05：沉積上層導電電極，所述上層導電電極通過所述接觸小孔連接所述下層導電電極。

進一步地，所述步驟S02具體為：在所述下層導電電極上沉積刻蝕阻擋層和第一薄膜層，并在所述第一薄膜層上刻蝕出貫穿所述第一薄膜層的接觸大孔；

所述步驟S04具體為：在接觸大孔底部形成貫穿所述功能層和刻蝕阻擋層的接觸小孔。

進一步地，所述步驟S02中第一薄膜層包括介質材料層和/或非晶硅層。

進一步地，所述第一薄膜層的厚度大于500nm。

進一步地，所述第二薄膜層包括絕緣介質層，且所述第二薄膜層的厚度小于第一薄膜層的厚度。

進一步地，所述步驟S03中采用干法刻蝕對所述第二薄膜層進行刻蝕。

進一步地，所述步驟S03具體包括：

S031：在所述第一薄膜層上沉積第二薄膜層；

S032：采用光片干法刻蝕去除第一薄膜層上表面的第二薄膜層，接觸大孔側壁為陡變臺階，接觸大孔中殘留的第二薄膜層在所述接觸大孔的側壁形成緩變臺階。