[發明專利]源漏電阻測試方法

在審

• 申請號: 201911364229.2
• 申請日: 2019-12-25
• 公開（公告）號: CN111092025A
• 公開（公告）日: 2020-05-01
• 發明（設計）人: 陳金明
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;G06T11/20
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

在本發明提供了一種源漏電阻測試方法，通過形成第一測試結構和測試結構，得到所述第一測試結構的第一電阻，得到所述第二測試結構的第二電阻，以及得到所述第一測試結構的第一溝道長度和所述第二測試結構的第二溝道長度。進而形成擬合曲線，所述擬合曲線包括與第一坐標軸對應的所述第一電阻和所述第二電阻，以及與第二坐標軸對應的所述第一溝道長度和所述第二溝道長度，并且所述擬合曲線與所述第一坐標軸形成有截距。通過計算出所述擬合曲線與所述第一坐標軸的截距，得到第一源漏電阻或者第二源漏電阻，由此能夠得到較準確的第一源漏或者第二源漏電阻的值，從而提高源漏電阻的測量值的準確性。

技術領域

本發明涉及半導體集成電路的技術領域，特別涉及一種源漏電阻測試方法。

背景技術

在半導體器件的制作過程中，需要精確控制器件區中晶體管(真實晶體管)的源漏電阻(源極區電阻R_s或漏極區電阻R_d)，以使得真實晶體管的性能(例如飽和電流)達到設計要求。目前，最常用的測量真實晶體管中源漏電阻的方法為，在器件的制作過程中，在襯底上形成不包括柵極的測試結構，采用該測試結構所獲得的電阻測量值作為晶體管中的源漏電阻。但隨著半導體器件的特征尺寸越來越小，柵極結構之間的距離也越來越小，這種方法在先進節點時，會違反設計規則，造成工藝上的不一致性(如源漏外延的形狀發生變化)，從而造成源漏端電阻提取不準。因此，目前迫切需要尋找一種既簡單又能準確地測量出真實晶體管中源漏電阻的方法。

發明內容

本發明的目的在于提供一種源漏電阻測試方法，以提高源漏電阻的測量值的準確性。

為解決上述技術問題，本發明提供一種源漏電阻測試方法，包括：

形成第一測試結構，所述第一測試結構包括位于一襯底中依次連接的第一源區、第一溝道區和第一漏區，所述第一源區和所述第一漏區之間形成有第一源漏電阻，所述溝道區形成有第一溝道電阻；

形成第二測試結構，所述第二測試結構包括位于所述襯底中依次連接的第二源區、第二溝道區和第二漏區，所述第二源區和所述第二漏區之間形成有與所述第一源漏電阻的阻值相同的第二源漏電阻，所述第二溝道區形成有第二溝道電阻，所述第二源區和所述第一源區的結構相同，所述第二漏區和所述第一漏區的結構相同，所述第二溝道區的長度大于所述第一溝道區的長度；

得到所述第一源漏電阻和所述第一溝道電阻的和值，以得到第一電阻，以及得到所述第二源漏電阻和所述第二溝道電阻的和值，以得到第二電阻，所述第一電阻和所述第二電阻通過相同的方法得到；

獲取所述第一溝道區和所述第二溝道區的長度，以得到第一溝道長度和第二溝道長度；

形成擬合曲線，所述擬合曲線包括與第一坐標軸對應的所述第一電阻和所述第二電阻，以及與第二坐標軸對應的所述第一溝道長度和所述第二溝道長度，并且所述擬合曲線與所述第一坐標軸形成有截距；以及，

計算出所述擬合曲線與所述第一坐標軸的截距，以得到所述第一源漏電阻或者所述第二源漏電阻。

可選的，在所述的源漏電阻測試方法中，所述第一源區、所述第一溝道區、所述第一漏區、所述第二源區、所述第二溝道區和所述第二漏區均具有相同類型的摻雜離子。

可選的，在所述的源漏電阻測試方法中，所述第一源漏電阻和所述第一溝道電阻為串聯；并且所述第二源漏電阻和所述第二溝道電阻為串聯。

可選的，在所述的源漏電阻測試方法中，所述第一測試結構包括第一柵極結構，所述第一柵極結構位于所述襯底上且覆蓋所述第一溝道區，所述第一源區和所述第一漏區分別位于所述第一柵極結構兩側的所述襯底中。

可選的，在所述的源漏電阻測試方法中，包括第二柵極結構，所述第二柵極結構位于所述襯底上且覆蓋所述第二溝道區，所述第二源區和所述第二漏區分別位于所述第二柵極結構兩側的所述襯底中。