[發明專利]半導體納米線的形成方法

有效

• 申請號: 201911360929.4
• 申請日: 2019-12-25
• 公開（公告）號: CN111081534B
• 公開（公告）日: 2023-10-27
• 發明（設計）人: 李艷麗;伍強;楊渝書
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/06
• 分類號: H01L21/06;H01L21/308;H01L21/324;H01L21/467;H01L21/477;H01L29/06;B82Y40/00
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體納米線的形成方法，通過導向自主裝工藝、相應的光刻和刻蝕工藝來制備出周期性排列且尺寸均勻的島狀結構，并對所述島狀結構進行退火，以使得所述島狀結構中的催化劑層能催化所述島狀結構中的半導體襯底形成粗細均勻，排列有序的半導體納米線。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體納米線的形成方法。

背景技術

近年來，伴隨著人們對納米技術領域的不斷探索和研究，具有一維納米結構的材料，如半導體納米線，吸引了越來越多的人的眼球。半導體納米線具有顯著的量子效應、超大的比表面積等特性，在MOS器件、傳感器等領域有著良好的應用前景。

傳統的半導體納米線，例如硅納米線的形成方法為催化劑生長硅納米線，是在硅襯底上生長一層Ni，在高溫下，Ni層會液化并催化襯底硅生成硅納米線。但是由于Ni薄膜均勻性等影響，Ni液化時候的尺寸(即Ni與硅襯底上的硅互溶形成的富Ni的硅化物的尺寸)并不是完全均勻且規律排列的，因此生長的納米線粗細不均勻且排列雜亂無章。

發明內容

本發明的目的在于提供一種半導體納米線的形成方法，以制備出周期性排列且尺寸均勻的島狀結構，并在退火以及催化作用下，形成粗細均勻，排列有序的半導體納米線。

為解決上述技術問題，本發明提供了一種半導體納米線的形成方法，包括以下步驟：

步驟S1：提供一半導體襯底，并在其上依次形成催化劑層、第一硬掩模層和圖形化的第一導向自組裝；

步驟S2：以圖形化的第一導向自組裝為掩模，刻蝕所述第一硬掩模層形成圖形化的第一硬掩模層，所述圖形化的第一硬掩模層具有第一溝槽，并在所述第一溝槽中填充材質不同于所述第一硬掩模層的第二硬掩模層；

步驟S3：在所述第一硬掩模層和所述第二硬掩模層上方依次形成第三硬掩模層和圖形化的第二導向自組裝，且所述第二導向自組裝的圖形和所述第一導向自組裝的圖形相互交疊，所述第三硬掩模層的材質不同于所述第一硬掩模層和所述第二硬掩模層；

步驟S4：以圖形化的第二導向自組裝為掩模，刻蝕所述第三硬掩模層，形成圖形化的第三硬掩模層，并以所述圖形化的第三硬掩模層為掩模刻蝕所述第二硬掩模層和所述第一硬掩模層，以再次圖形化所述第二硬掩模層和所述第一硬掩模層；

步驟S5：去除所述第三硬掩模層，并去除所述第二硬掩模層或第一硬掩模層，以形成掩模圖形層；

步驟S6：以所述掩模圖形層為掩模，刻蝕所述催化劑層和所述半導體襯底部分深度，以形成島狀結構；

步驟S7：對所述島狀結構進行退火，以使得所述島狀結構中的催化劑層能催化所述島狀結構中的半導體襯底形成納米線。

可選的，在所述的半導體納米線的形成方法中，在所述第一硬掩模層上形成所述圖形化的第一導向自組裝的步驟包括：

步驟S11：在所述第一硬掩模層上形成第一光刻膠層；

步驟S12：對所述第一光刻膠層進行光刻，以形成圖形化的第一光刻膠層，所述圖形化的第一光刻膠層具有第二溝槽；

步驟S13：在所述第二溝槽中填充第一嵌段共聚物，并使所述第一嵌段共聚物進行自組裝，以形成至少具有兩種結構的第一導向自組裝；

步驟S14：除去所述第一導向自組裝中的部分結構，以形成所述圖形化的第一導向自組裝。

可選的，在所述的半導體納米線的形成方法中，在所述第三硬掩模層上形成所述圖形化的第二導向自組裝的步驟包括：

步驟S31：在所述第三硬掩模層上形成第二光刻膠層；

步驟S32：對所述第二光刻膠層進行光刻，以形成圖形化的第二光刻膠層，所述圖形化的第二光刻膠層具有第三溝槽；