[發明專利]改善OTP性能的方法

在審

• 申請號: 201911325809.0
• 申請日: 2019-12-20
• 公開（公告）號: CN111146149A
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 王樂平
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/8238
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦健

本發明公開了一種改善OTP性能的方法，在形成PMOS的P型輕摻雜漏區或者重摻雜P型區時，降低傾斜注入的注入能量及注入劑量。所述方法還包括，在形成PMOS的P型輕摻雜漏區之前做柵極側墻時，降低柵極介質層的厚度，即降低柵極側墻的厚度。本發明所述的改善OTP性能的方法，通過降低P型輕摻雜漏區的注入能量和注入劑量，能改善OTP性能失效；通過降低柵極側墻的厚度，能改善弱編程性能。同時在CMOS中的NMOS管，其N型輕摻雜漏區的注入劑量降低，以調整NMOS管的飽和漏電流，減小熱載流子效應。所述方法還包括通過閾值電壓調節注入來將器件的閾值電壓調節到目標值。

技術領域

本發明涉及半導體集成電路領域，特別是指一種改善存儲器產品OTP性能的方法。

背景技術

在目前的半導體應用領域中，OTP（One Time Program,一次編程)以其和CMOS工藝兼容性高，不增加光刻層數，價格便宜，得到了很多小容量產品設計者的青睞。

目前市場主流的OTP是一個cell單元由PMOS的選擇管和PMOS的浮柵管組成，如圖1所示，器件包含有4路端口：SG,SL,BL,NW。由于兩個管子做在同一個N阱里，沒有不同阱之間的隔離考慮，cell的尺寸可以做的很小，尤其對于一些較大容量的產品，更具吸引力。

PMOS OTP的工作原理：在讀操作時，PMOS的浮柵是在編程后被充電，cell保持開啟狀態。PMOS OTP中的開啟狀態是指，在位線BL上加上-VPP的高電壓產生HCI（熱載流子注入），產生的熱電子掃入浮柵中，加上N阱，位線BL和源端共同耦合的電容，使得cell電流較大，OTP開啟。未編程的cell單元的浮柵無電荷，cell保持關閉狀態。

編程操作時，伴隨溝道熱電子注入，浮柵的電勢會被浮柵充電或者被漏端、源端以及阱端所耦合。

OTP芯片有兩種編程過程：第一種為“1”編程即Program“1”，這種“1”編程為從擦除(ERASE)后的信息“0”編程為信息“1”,第二種為“0”編程Program“0”，為從信息“0”編程為信息“0”。Program“1”是一種強編程操作，它能將OTP單元的狀態由“0”變成“1”。Program“0”是一種伴隨Program“1”發生的弱編程操作（weak program），在規范的弱編程操作中，它不會將OTP單元狀態由“0”變成“1”，但具有弱的編程效應，多次非規范的Program“0”累積操作，會使SONOS單元狀態由“0”變成“1”。Program“0”的弱編程效應與VPOS值大小存在相關性，并且這種相關性在編程時間上具有較好分辨率。

在半導體制造過程中，雙PMOS的OTP的產品一般會遇到干擾和弱編程兩個問題，這兩個問題是互相矛盾的。PMOS器件調快，抗干擾性能變差，弱編程改善，反之亦然。

如圖2所示，是現有CP測試出的電子芯片分類圖（mapping），測試結果顯示大量的bin30、bin32、bin2、bin3、bin34,其中bin32的缺陷是干擾異常，bin2、bin3、bin34是弱編程問題（weak program），整體良率較低。

發明內容

本發明所要解決的技術問題在于提供一種改善OTP性能的方法，提高抗干擾能力的同時兼顧解決弱編程的問題。

為解決上述問題，本發明所述的改善OTP性能的方法，是在形成PMOS的P型輕摻雜漏區或者重摻雜P型區時，降低傾斜注入的注入能量及注入劑量。

進一步的改進是，所述的注入能量減小10～20%。

進一步的改進是，所述的注入劑量降低20～30%。

進一步的改進是，所述的降低傾斜注入的注入能量及注入劑量能改善OTP干擾失效。