[發明專利]對集成電路設計進行分析的方法、裝置、終端及存儲介質

有效

• 申請號: 201911324052.3
• 申請日: 2019-12-20
• 公開（公告）號: CN111177987B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 胡偉;朱巖
• 申請（專利權）人: 北京天下行知科技有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 景鵬;何爽

本申請實施例提供了一種對集成電路設計進行分析的方法、裝置、終端及存儲介質。其中方法：確定與待測試的集成電路設計對應的時間信息流模型；基于多個測試條件，確定時間信息流模型輸出的與多個測試條件分別對應的輸出時間屬性標簽，任一測試條件包括多個測試輸入信號各自的值，以及相應的輸入時間屬性標簽；依據時間信息流模型輸出的與多個測試條件分別對應的輸出時間屬性標簽，對集成電路設計的時間信息流進行分析。本申請實施例將時間屬性標簽的唯一性作為判斷集成電路設計時間信息流安全性的標準，解決了現有技術中因無法對時間信息流進行精確建模與分析，導致的攻擊者利用信息流的時間信道流向來竊取用戶信息的問題，提高了硬件設備的安全性。

技術領域

本申請涉及信息安全技術領域，具體涉及一種對集成電路設計進行分析的方法、裝置、終端及存儲介質。

背景技術

隨著計算機與電子信息技術的發展，智能手機、可穿戴設備等硬件設備逐步走向人們的日常生活。這些設備中存具有重要的個人信息，如身份證號碼、社保號碼、銀行賬號等。為了防止機密信息被不法接入，通常引入密碼算法進行保護。但密碼算法面臨時間側信道方面的嚴重威脅，因為密碼算法使用軟硬件程序實現，當程序執行不同語句時可能消耗不同的時間，因此攻擊者可以通過觀測密碼實現的運行時間使用統計分析技術能夠提取密鑰相關信息，從而破解密鑰。

相關技術中，通常是在硬件的集成電路設計被流片加工后，再對流片加工后的硬件進行檢測，因此，若該設備存在潛在的時間側信道，將容易使攻擊者利用這些潛在的時間側信道來竊取用戶信息的問題。因此要消除該硬件的時間側信道，只能重新設計，不僅增加了硬件開發成本，也延長了時間側信道的檢測周期。

發明內容

為了解決上述任一技術問題，本申請提供一種對集成電路設計進行分析的方法、裝置、終端及存儲介質，來對研發階段的硬件設備的電路進行時間側信道檢測，以降低攻擊者利用潛在的時間側信道來竊取用戶信息，提供硬件設備的安全性。

第一方面，本申請提供了一種對集成電路設計進行分析的方法，該方法包括：

確定與待測試的集成電路設計對應的時間信息流模型；

基于多個測試條件，確定時間信息流模型輸出的，與多個測試條件分別對應的輸出時間屬性標簽，任一測試條件包括多個測試輸入信號各自的值，以及多個測試輸入信號各自對應的輸入時間屬性標簽；

依據時間信息流模型輸出的，與多個測試條件分別對應的輸出時間屬性標簽，對集成電路設計的時間信息流進行分析。

第二方面，本申請提供了一種對集成電路設計進行分析的裝置，該裝置包括：

模型確定模塊，用于確定與待測試的集成電路設計對應的時間信息流模型；

測試輸出模塊，用于基于多個測試條件，確定時間信息流模型輸出的，與多個測試條件分別對應的輸出時間屬性標簽，任一測試條件包括多個測試輸入信號各自的值，以及多個測試輸入信號各自對應的輸入時間屬性標簽；

分析處理模塊，用于依據時間信息流模型輸出的，與多個測試條件分別對應的輸出時間屬性標簽，對集成電路設計的時間信息流進行分析。

第三方面，本申請實施例提供了一種終端，該終端包括：

存儲器、處理器，以及存儲在存儲器上并可在處理器上運行的計算機程序，處理器執行計算機程序時實現上述對集成電路設計進行分析的方法。

第四方面，本申請實施例提供一種計算機可讀存儲介質，存儲有計算機可執行指令，該計算機可執行指令用于執行上述對集成電路設計進行分析的方法。