[發明專利]基于FPGA的eMMC初始化、控制方法、裝置及終端

在審

• 申請號: 201911321030.1
• 申請日: 2019-12-19
• 公開（公告）號: CN111190646A
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 王立浩
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401
• 代理公司: 深圳鼎合誠知識產權代理有限公司 44281
• 代理人: 李發兵

本發明公開了一種基于FPGA的eMMC初始化、控制方法、裝置及終端，所述基于FPGA的eMMC控制裝置包括第三接收模塊和第三發送模塊，接收CPU發送的包括目標指令對象eMMC的身份識別信息的目標指令，并將該目標指令并行分別發送給各個已完成初始化的目標eMMC。本發明還公開了一種基于FPGA的eMMC初始化、控制方法、裝置及終端，解決了相關技術中對于CPU主機橋接多個eMMC芯片，對PCB走線壓力大，接口處理不夠靈活，CPU讀寫多個eMMC速度受限的問題。通過基于FPGA的eMMC控制裝置來實現多片eMMC并聯橋接到CPU，將CPU的目標指令并行發送給包括目標指令對象eMMC在內的各個eMMC，使得CPU讀寫多個eMMC不再受PCB走線的限制，提升了CPU讀寫多個eMMC的速度，接口處理更加靈活。

技術領域

本發明涉及存儲器接口處理領域，特別是涉及基于FPGA的eMMC初始化、控制方法、裝置及終端。

背景技術

隨著通信、存儲等領域對信號傳輸靈活的要求，當前CPU作為主機對接多片eMMC(embed Multi Media Card，嵌入式多媒體卡)的實現方法，難以滿足靈活處理接口的要求。由于eMMC芯片數據的讀取需要根據eMMC協議進行初始化、數據收發控制等，CPU主機橋接多個eMMC芯片，接口處理不夠靈活，對PCB走線延時要求很高，eMMC數量越多，PCB走線壓力越大，從而導致CPU讀寫多個eMMC速度受限。

發明內容

本發明要解決的技術問題是提供一種基于FPGA的eMMC初始化、控制方法、裝置及終端，用以解決相關技術中對于CPU主機橋接多個eMMC芯片，對PCB走線壓力大，接口處理不夠靈活，CPU讀寫多個eMMC速度受限的問題。

為解決上述技術問題，本發明提供一種基于FPGA的eMMC控制裝置，所述基于FPGA的eMMC控制裝置并行橋接至少兩片已完成初始化的目標eMMC，所述基于FPGA的eMMC控制裝置包括：

第三接收模塊，用于接收CPU發送的目標指令，所述目標指令包括目標指令對象eMMC的身份識別信息，所述目標指令對象eMMC為所述已完成初始化的目標eMMC中的一片目標eMMC；

第三發送模塊，用于將所述目標指令并行發送給各所述已完成初始化的目標eMMC。

可選地，所述基于FPGA的eMMC控制裝置還包括第二判斷模塊；

所述第二判斷模塊用于判斷針對所述目標指令所述目標指令對象eMMC

是否需要發送響應目標指令；

和/或，

用于判斷所述目標指令是否合法。

可選地，所述基于FPGA的eMMC控制裝置還包括第四接收模塊和第四發送模塊；

所述第四接收模塊用于若所述第二判斷模塊判斷針對所述目標指令所述

目標指令對象eMMC需要發送響應目標指令，接收所述目標指令對象eMMC發送的響應目標指令；

所述第四發送模塊用于將所述響應目標指令發送給所述CPU。

可選地，所述基于FPGA的eMMC控制裝置還包括數據處理模塊，所述目標指令包括數據傳輸指令；

所述數據處理模塊用于接收CPU發送的數據傳輸指令之后，將所述數據

傳輸指令發送給所述目標指令對象eMMC之前，對所述數據傳輸指令中的數據進行第一處理操作。

可選地，所述數據處理模塊還用于，在接收所述目標指令對象eMMC發送的響應

目標指令之后，將所述響應目標指令發送給所述CPU之前，對所述響應目標指令中的數據進行第二處理操作。