[發明專利]一種通用CNN推理加速器及其控制方法、可讀存儲介質

在審

• 申請號: 201911243224.4
• 申請日: 2019-12-06
• 公開（公告）號: CN111105015A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 徐天賜;景璐
• 申請（專利權）人: 浪潮（北京）電子信息產業有限公司
• 主分類號: G06N3/04
• 分類號: G06N3/04;G06N5/04
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 劉翠香

本申請公開了一種通用CNN推理加速器，包括：預處理模塊，用于獲取目標數據、卷積核數據以及模塊時序；卷積與激活模塊，用于對目標數據進行卷積計算和激活計算；池化模塊，用于對目標數據進行池化計算或數據結構轉換；模塊時序包括目標數據進入卷積與激活模塊和/或池化模塊的順序。本申請中通過池化模塊可對目標數據進行池化計算或數據結構轉換，輸出所需尺寸的目標數據，解除了目標數據計算尺寸的限制；同時利用模塊時序可靈活調整目標數據通過卷積與激活模塊或池化模塊的順序，使目標數據可多次進入或繞過某一模塊，解除了目標數據在算子順序上的限制。本申請還公開了具有相同有益效果的通用CNN推理加速器的控制方法及可讀存儲介質。

技術領域

本發明涉及CNN推力加速領域，特別涉及一種通用CNN推理加速器及其控制方法、可讀存儲介質。

背景技術

近幾年，隨著計算機計算能力的增長以及CNN(Convolutional Neural Networks，卷積神經網絡)結構的發展，CNN網絡的識別準確度有了很大提高，與此同時，CNN的深度不斷加深，網絡結構更加復雜，計算量也越來越大，因此需要GPU(Graphics ProcessingUnit，圖形處理器)、FPGA(Field－Programmable Gate Array，現場可編程門陣列)、ASIC(Application Specific Integrated Circuit，應用集成電路)等異構計算設備來加速CNN推理計算。

基于FPGA的通用CNN推理加速器有兩種主流實現方法：多層實例實現與單層實例實現：多層實例實現將CNN模型中的每一隱含層推理計算都映射為FPGA中的硬件實現，數據流從第一層輸入到最后一層輸出，單次通過FPGA中的硬件實現完成CNN推理計算；單層實例實現將CNN模型中的一層隱含層推理計算抽象為FPGA中的硬件實現，數據流循環往復地經過FPGA的硬件實現從而完成CNN推理計算。

其中，多層實例實現受限于CNN的層數，層數越多的CNN推理模型在FPGA中實現的硬件資源壓力越大；而單層實例實現受限于相對固定的單層神經網絡計算中的算子順序，當不同CNN模型的算子順序不同時，通用CNN推理加速器中的FPGA硬件實現難以滿足靈活多變的算子順序，有時必須重新改變硬件實現來滿足CNN模型的要求。

因此，如何提供一種解決上述技術問題的方案是目前本領域技術人員需要解決的問題。

發明內容

有鑒于此，本發明的目的在于提供一種支持多種尺寸、模塊時序靈活配置的通用CNN推理加速器及其控制方法、可讀存儲介質。其具體方案如下：

一種通用CNN推理加速器，包括：

預處理模塊，用于獲取目標數據、卷積核數據以及模塊時序；

卷積與激活模塊，用于對所述目標數據進行卷積計算和激活計算；

池化模塊，用于對所述目標數據進行池化計算或數據結構轉換；

所述模塊時序包括所述目標數據進入所述卷積與激活模塊和/或所述池化模塊的順序。

優選的，所述池化模塊包括：

通用池化模塊，用于對所述目標數據進行預設尺寸的池化計算或數據結構轉換；

全尺寸池化模塊，用于對所述目標數據進行全尺寸的池化計算；

所述模塊時序具體包括所述目標數據通過所述卷積與激活模塊和/或所述通用池化模塊和/或所述全尺寸池化模塊的順序。

優選的，所述池化計算具體為：最大值池化計算或平均池化計算。

優選的，所述通用CNN推理加速器為單層實例實現的推理加速器。

優選的，所述通用CNN推理加速器為多層實例實現的推理加速器。