[發明專利]NAND裝置混合奇偶校驗管理

有效

• 申請號: 201911235704.6
• 申請日: 2019-12-05
• 公開（公告）號: CN111274062B
• 公開（公告）日: 2023-09-08
• 發明（設計）人: G·卡列洛
• 申請（專利權）人: 美光科技公司
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本文描述了用于NAND裝置混合奇偶校驗管理的裝置和技術。接收對應于第一數據段的第一部分數據以及第二數據段的第二部分數據—分別關于NAND裝置的結構進行定義。使用所述第一部分數據和所述第二部分數據計算奇偶校驗值，并且然后存儲所述奇偶校驗值以用于糾錯操作。

技術領域

本申請涉及存儲器裝置并且更具體地說涉及NAND裝置混合奇偶校驗管理。

背景技術

存儲器裝置通常被設置為計算機或其它電子裝置中的內部半導體集成電路。有多種不同類型的存儲器，包含易失性存儲器和非易失性存儲器。

易失性存儲器需要電力來維持其數據并且包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)或同步動態隨機存取存儲器(SDRAM)等。

非易失性存儲器在斷電時可以保留存儲的數據并且包含閃存、只讀存儲器(ROM)、電可擦除可編程ROM(EEPROM)、靜態RAM(SRAM)、可擦除可編程ROM(EPROM)、電阻可變存儲器如相變隨機存取存儲器(PCRAM)、電阻隨機存取存儲器(RRAM)、或磁阻式隨機存取存儲器(MRAM)等。

閃存作為非易失性存儲器被用于廣泛范圍的電子應用。閃存裝置通常包含可以考慮到高存儲器密度、高可靠性和低功耗的一或多組單晶體管、浮柵或電荷捕獲存儲器單元。

兩種常見類型的閃存陣列架構包含NAND架構和NOR架構，以各自的基本存儲器單元配置被布置成的邏輯形式命名。存儲器陣列中的存儲器單元通常布置成矩陣。在一個實例中，陣列的行中的每個浮柵存儲器單元的柵極耦合到接入線(例如字線)。在NOR架構中，陣列的列中的每個存儲器單元的漏極耦合到數據線(例如位線)。在NAND架構中，陣列的串中的每個存儲器單元的漏極以源極-漏極的方式共同串聯耦合在源極線與位線之間。

NOR架構半導體存儲器陣列和NAND架構半導體存儲器陣列均通過解碼器進行訪問，所述解碼器通過選擇耦合到特定存儲器單元的柵極的字線來激活所述特定存儲器單元。在NOR架構半導體存儲器陣列中，一旦被激活，所選存儲器單元就將其數據值置于位線上，從而使不同的電流根據特定單元被編程的狀態來流動。在NAND架構半導體存儲器陣列中，向漏極側選擇柵極(SGD)線施加高偏置電壓。以指定的通過電壓(例如V_通過)驅動耦合到每組中的未選存儲器單元的柵極的字線，以將每組中的未選存儲器單元作為傳輸晶體管進行操作(例如以不受其存儲的數據值限制的方式傳遞電流)。然后，僅受到每組中的選定存儲器單元的限制，電流通過每個串聯耦合組從源極線流向位線，從而將選定存儲器單元的當前編碼數據值置于位線上。

NOR架構半導體存儲器陣列或NAND架構半導體存儲器陣列中的每個閃存單元可以單獨或共同編程到一或多個編程狀態。例如，單層單元(SLC)可以表示兩個編程狀態中的一個(例如1或0)，從而表示一位數據。

然而，閃存單元也可以表示多于兩個編程狀態中的一個，從而允許在不增加存儲器單元數量的情況下制造更高密度的存儲器，因為每個單元可以表示多于一個二進制數位(例如多于一位)。此些單元可以稱為多狀態存儲器單元、多數位單元或多層單元(MLC)。在某些實例中，MLC可以指代每單元可以存儲兩位數據的存儲器單元(例如四個編程狀態中的一個)，三層單元(TLC)可以指代每單元可以存儲三位數據的存儲器單元(例如八個編程狀態中的一個)，并且四層單元(QLC)每單元可以存儲四位數據。MLC在其更廣的上下文中在本文用于指代每單元可以存儲多于一位數據(即可以表示多于兩個編程狀態)的任何存儲器單元。

傳統的存儲器陣列是布置在半導體襯底的表面上的二維(2D)結構。為了增加給定區域的存儲器容量并減少成本，已經減小了單獨存儲器單元的尺寸。然而，對于單獨存儲器單元的尺寸的減小有技術上的限制，并且因此，對2D存儲器陣列的存儲器密度也有技術上的限制。作為回應，正在開發三維(3D)存儲器結構，如3D?NAND架構半導體存儲器裝置，以進一步提高存儲器密度并降低存儲器成本。