[發(fā)明專(zhuān)利]半導(dǎo)體器件及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201911204429.1
• 申請(qǐng)日: 2019-11-29
• 公開(kāi)（公告）號(hào): CN111261716A
• 公開(kāi)（公告）日: 2020-06-09
• 發(fā)明（設(shè)計(jì)）人: 彭成毅;蔡婷;洪崇瑋;陳榮挺;賴(lài)盈樺;李松柏;田博仁
• 申請(qǐng)（專(zhuān)利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類(lèi)號(hào): H01L29/78
• 分類(lèi)號(hào): H01L29/78;H01L21/336;H01L29/08
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

一種半導(dǎo)體器件包括溝道區(qū)以及與溝道區(qū)相鄰的源極/漏極區(qū)。源極/漏極區(qū)包括第一外延層、外延形成在第一外延層上的第二外延層和外延形成在第二外延層上的第三外延層，并且第一外延層由SiAs制成。本發(fā)明的實(shí)施例還涉及半導(dǎo)體器件的制造方法。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例涉及半導(dǎo)體器件及其制造方法。

背景技術(shù)

隨著半導(dǎo)體工業(yè)向納米技術(shù)工藝節(jié)點(diǎn)發(fā)展以追求更高的器件密度、更高的性能和更低的成本，來(lái)自制造和設(shè)計(jì)問(wèn)題的挑戰(zhàn)導(dǎo)致了諸如鰭式場(chǎng)效應(yīng)晶體管(Fin FET)的三維設(shè)計(jì)的發(fā)展。Fin FET器件通常包括具有高縱橫比的半導(dǎo)體鰭，并且在其中形成半導(dǎo)體晶體管器件的溝道區(qū)和源極/漏極區(qū)。利用溝道和源極/漏極區(qū)的表面積增加的優(yōu)點(diǎn)，在鰭結(jié)構(gòu)的側(cè)面上并沿著鰭結(jié)構(gòu)的側(cè)面(例如，包裹)形成柵極，以產(chǎn)生更快、更可靠和更好控制的半導(dǎo)體晶體管器件。

在一些器件中，利用例如硅鍺(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的Fin FET的源極/漏極(S/D)部分中的應(yīng)變材料可以用于增強(qiáng)載流子遷移。

發(fā)明內(nèi)容

本發(fā)明的實(shí)施例提供了一種半導(dǎo)體器件，包括：溝道區(qū)；以及源極/漏極區(qū)，與所述溝道區(qū)相鄰，其中：所述源極/漏極區(qū)包括第一層、外延形成在所述第一層上的第二外延層和外延形成在所述第二外延層上的第三外延層，并且所述第一層包含As。

本發(fā)明的另一實(shí)施例提供了一種半導(dǎo)體器件，包括：溝道區(qū)；以及源極/漏極區(qū)，由半導(dǎo)體層制成并且設(shè)置為與所述溝道區(qū)相鄰，其中：所述源極/漏極區(qū)包括第一外延層和外延形成在所述第一外延層上的第二外延層，以及含As層，形成在所述第一外延層下方。

本發(fā)明的又一實(shí)施例提供了一種制造半導(dǎo)體器件的方法，包括：在源極/漏極區(qū)上方形成第一層；在所述第一層上方形成第二外延層；以及在所述第二外延層上方形成第三外延層，其中，所述第一層包含具有比所述源極/漏極區(qū)的元素更大的原子質(zhì)量的元素。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本發(fā)明的各個(gè)方面。應(yīng)該強(qiáng)調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制并且僅用于說(shuō)明的目的。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。

圖1示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖2A、圖2B、圖2C和圖2D示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖3A和圖3B示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖4A和圖4B示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖5A、圖5B和圖5C示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖6示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖7示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖8示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖9示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖10示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖11和圖12示出了根據(jù)本發(fā)明的另一實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。

圖13和圖14示出了根據(jù)本發(fā)明的另一實(shí)施例的半導(dǎo)體FET器件的順序制造操作的各個(gè)階段之一。