[發明專利]半導體存儲器及其制備方法

有效

• 申請號: 201911197972.3
• 申請日: 2019-11-29
• 公開（公告）號: CN112885831B
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 吳秉桓
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 汪潔麗

本申請涉及半導體存儲器及其制備方法。該制備方法包括：提供基底，基底具有暴露的第一區域和第二區域；在第二區域上形成電容陣列和覆蓋電容陣列的導電層；形成覆蓋導電層和第一區域的絕緣填充層；在絕緣填充層上形成第一掩膜層，在第一掩膜層上開設第一刻蝕窗口并對絕緣填充層進行刻蝕，形成暴露出第一區域的第一通孔；沉積第二掩膜層以填充第一通孔并覆蓋第一通孔和第一掩膜層；在第二掩膜層和第一掩膜層上開設第二刻蝕窗口并對絕緣填充層進行各向同性刻蝕，形成暴露出導電層的第二通孔；在第一通孔和第二通孔內填充導電材料以分別形成第一接觸結構和第二接觸結構。通過上述制備方法，可以避免第二接觸結構穿透導電層，提升器件良率。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體存儲器及其制備方法。

背景技術

半導體存儲器集成有電容陣列，通過電容存儲電荷和釋放電荷來記錄信息。為了提高器件的集成度，通常在基底上方形成溝槽式電容。具體將基底劃分為第一區域和第二區域，電容陣列僅形成于第二區域上，在電容陣列上形成與電容上電極接觸的導電層，在導電層和第二區域還覆蓋一層較厚的絕緣填充層，此時，第二區域的絕緣填充層厚度遠大于第一區域導電層上方的絕緣填充層厚度。在形成絕緣填充層后，需要通過第一接觸結構引出基底的電連接端子，通過第二接觸結構引出導電層的電連接端子。然而，在產品電性測試時，經常會出現部分電容失效異常的問題，影響產品良率。

發明內容

基于此，本申請提出一種半導體存儲器及其制備方法，有利于提高產品良率。

為解決上述技術問題，本申請提出的第一種技術方案為：

一種半導體存儲器制備方法，包括：

提供基底，所述基底具有暴露的第一區域和第二區域；

在所述第二區域的所述基底上形成電容陣列和覆蓋所述電容陣列的導電層，所述電容陣列的上電極層與所述導電層接觸；

形成覆蓋所述導電層和所述第一區域的絕緣填充層，覆蓋所述第一區域的絕緣填充層的厚度大于覆蓋所述導電層的絕緣填充層的厚度；

在所述絕緣填充層上形成第一掩膜層，在所述第一掩膜層上開設正對所述第一區域的第一刻蝕窗口，暴露所述絕緣填充層，通過所述第一刻蝕窗口對所述絕緣填充層進行刻蝕，形成暴露出所述第一區域的第一通孔；

沉積第二掩膜層，所述第二掩膜層填充于所述第一通孔內并覆蓋所述第一通孔和所述第一掩膜層；

在所述第二掩膜層和所述第一掩膜層上開設正對所述導電層的第二刻蝕窗口，暴露所述絕緣填充層，通過所述第二刻蝕窗口對所述絕緣填充層進行各向同性刻蝕，形成暴露出所述導電層的第二通孔；

去除所述第二掩膜層，在所述第一通孔和所述第二通孔內填充導電材料以分別形成第一接觸結構和第二接觸結構。

在其中一個實施例中，所述第一掩膜層為硬掩膜層，所述第二掩膜層為抗反射層。

在其中一個實施例中，所述各向同性刻蝕對所述絕緣填充層和所述第一掩膜層的刻蝕選擇比大于100:1，所述各向同性刻蝕對所述絕緣填充層和所述導電層的刻蝕選擇比大于80:1。

在其中一個實施例中，所述各向同性刻蝕為濕法刻蝕。

在其中一個實施例中，所述絕緣填充層包括氧化硅，所述濕法刻蝕的刻蝕劑包括氫氟酸。

在其中一個實施例中，所述形成覆蓋所述導電層和所述第一區域的絕緣填充層，包括：

在所述導電層和所述第一區域上沉積一層絕緣填充層；

通過研磨工藝對所述絕緣填充層的上表面進行平坦化處理。