[發明專利]一種基于乘加器單元的現場可編程神經網絡陣列

有效

• 申請號: 201911175090.7
• 申請日: 2019-11-26
• 公開（公告）號: CN111047034B
• 公開（公告）日: 2023-09-15
• 發明（設計）人: 粟濤;蘇梓培;陳弟虎;徐小清
• 申請（專利權）人: 中山大學
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F9/30
• 代理公司: 廣州新諾專利商標事務所有限公司 44100
• 代理人: 張玲春

1.一種基于乘加器單元的現場可編程神經網絡陣列，其特征在于：

包括乘加簇、邏輯塊、片上緩存、輸入輸出模塊、連接塊和開關塊；該輸入輸出模塊用于對外進行連接，輸入數據或者輸出數據；

所述乘加簇包括開關矩陣和4個乘加單元；乘加單元的輸入端連接于所述開關矩陣并且輸出端反饋至所述開關矩陣；

所述乘加單元用于乘法或者加法運算，輸入數據經所述開關矩陣選擇后，進入所述乘加單元進行乘法和/或加法運算后輸出運算結果并反饋至所述開關矩陣；所述乘加單元包括乘法器、加法器和寄存器，所述乘法器和加法器用于進行乘法或者加法運算，并通過所述寄存器輸出計算數據；

多個乘加單元組合成一個乘加簇；乘加單元的輸入由全交叉開關矩陣可編程決定，每個乘加單元會把結果反饋到開關矩陣的輸入。

2.如權利要求1所述的基于乘加器單元的現場可編程神經網絡陣列，其特征在于：所述乘加單元包括：乘法器、加法器和第一輸出件；

所述乘法器的輸入端連接所述乘加單元的輸入端以進行乘法運算；

所述加法器的輸入端連接所述乘加單元的輸入端和所述乘法器的輸出端，用于輸出乘法和加法運算后的計算結果；

所述第一輸出件的輸入端與所述加法器的輸出端連接，用于輸出所述加法器的計算結果。

3.如權利要求2所述的基于乘加器單元的現場可編程神經網絡陣列，其特征在于：所述第一輸出件包括：

組件輸入接口、組件輸出接口、寄存器和查找表；組件輸入接口用于輸入結算結果，組件輸出接口用于輸出計算結果；

寄存器的輸入端連接所述組件輸入接口，查找表的輸入端連接所述寄存器的輸出端和所述組件輸入接口，輸出端連接所述組件輸出接口，用于根據所述寄存器的輸出信號經所述組件輸出接口輸出所述組件輸入接口輸入的計算結果。

4.如權利要求1所述的基于乘加器單元的現場可編程神經網絡陣列，其特征在于：

所述乘加單元包括乘法器、選擇開關、加法器、第二輸出件和第三輸出件；

乘法器的輸入端連接所述乘加單元的輸入端以進行乘法運算；

選擇開關的輸入端連接所述乘法器的輸出端和所述乘加單元的輸入端；

加法器的輸入端連接所述選擇開關的輸出端和所述乘加單元的輸入端；

第二輸出件的輸入端連接所述乘法器的輸出端，輸出端連接所述乘加單元的輸出端以輸出所述乘法器進行乘法運算的乘法結果；

第三輸出件的輸入端連接所述加法器的輸出端，輸出端連接所述乘加單元的輸出端以輸出所述加法器進行加法運算的加法結果；

所述第二輸出件和第三輸出件的結構相同，均包括組件輸入接口、組件輸出接口、寄存器和查找表；

組件輸入接口用于輸入結算結果，組件輸出接口用于輸出計算結果；

寄存器的輸入端連接所述組件輸入接口；

查找表的輸入端連接所述寄存器的輸出端和所述組件輸入接口，輸出端連接所述組件輸出接口，用于根據所述寄存器的輸出信號經所述組件輸出接口輸出所述組件輸入接口輸入的計算結果。