[發明專利]基于FPGA的SRIO數據傳輸系統

有效

• 申請號: 201911156504.1
• 申請日: 2019-11-22
• 公開（公告）號: CN110971542B
• 公開（公告）日: 2022-11-25
• 發明（設計）人: 韓煦;張燕;朱明
• 申請（專利權）人: 成都凱天電子股份有限公司
• 主分類號: H04L47/62
• 分類號: H04L47/62;H04L1/18
• 代理公司: 北京正華智誠專利代理事務所(普通合伙) 11870
• 代理人: 李林合

1.一種基于FPGA的SRIO數據傳輸系統，包括：與用戶邏輯層相連的發送控制模塊和數據模塊，以及與數據模塊和發送控制模塊互連的信號復用模塊、響應控制模塊和讀取控制模塊，與信號復用模塊、響應控制模塊和讀取控制模塊相連的SRIO接口模塊，其特征在于：還包括發送端和接收端、一個RapidIO交換機、兩條SRIO高速總線和兩個SRIO數據傳輸系統模塊，發送端和接收端均通過兩個SRIO數據傳輸系統模塊和兩條SRIO高速總線相連，兩條SRIO高速總線與RapidIO交換機相連；在SRIO數據傳輸系統的發送端：用戶邏輯層將消息事務類型數據MSG數據、內存訪問事務類型DMA數據和門鈴事務類型數據發送到數據模塊的對應發送緩存區中，發送控制模塊接收用戶邏輯層的不同數據控制信號并存儲到自身數據控制信號的緩存區中；發送控制模塊調度數據模塊，接收數據模塊的反饋信號，通過數據控制反饋信號反饋給用戶邏輯層信息，數據模塊接收發送控制模塊的調度，發送數據到信號復用模塊，然后進入等待態，等待接收響應控制模塊的響應信號；信號復用模塊接收來自數據模塊的數據，將數據模塊的數據歸并成一路信號，輸出給SRIO接口模塊，通過SRIO高速總線將數據發送出去，傳給接收端。

2.如權利要求1所述的基于FPGA的SRIO數據傳輸系統，其特征在于：接收端讀取控制模塊接收SRIO接口模塊傳來的數據信號，解析判定后將數據傳給數據模塊的接收緩存區，將解析結果傳給響應控制模塊，數據模塊將接收到的數據發給用戶邏輯層，響應控制模塊將解析結果打包成響應信號輸出給SRIO接口模塊，通過SRIO高速總線將響應信號發送回去，傳給發送端。

3.如權利要求2所述基于FPGA的SRIO數據傳輸系統，其特征在于：發送端通過SRIO高速總線將響應信號發送到響應控制模塊進行解析，響應控制模塊將響應信號解析結果傳給數據模塊，等待態的數據模塊接收到響應控制模塊傳來的響應信號，然后重發或者反饋給發送控制模塊發送成功信號，如果重發達到指定次數，則反饋給發送控制模塊發送失敗信號。

4.如權利要求1所述基于FPGA的SRIO數據傳輸系統，其特征在于：發送端通過用戶邏輯層發送內存訪問事務類型DMA數據到數據模塊的發送緩存區數據存儲器RAM中，然后發送端通過用戶邏輯層發出數據控制信號給發送控制模塊，其中，發送的數據控制信號包括發送端的設備ID和接收端的設備ID。

5.如權利要求4所述的基于FPGA的SRIO數據傳輸系統，其特征在于：發送控制模塊接收到該數據控制信號后，傳入自身的數據控制信號的先入先出隊列FIFO，此時數據控制信號的先入先出隊列FIFO為非空，發送控制模塊通過使能信號調度數據模塊，使數據模塊開始運行；數據模塊將數據按SRIO協議DMA包格式打包發送到信號復用模塊，然后進入等待態；信號復用模塊接收來自數據模塊的信號，輸出給SRIO接口模塊，通過SRIO高速總線將來自數據模塊的信號發送出去。

6.如權利要求5所述基于FPGA的SRIO數據傳輸系統，其特征在于：SRIO高速總線將發送端的內存訪問事務類型DMA數據傳給RapidIO交換機，然后RapidIO交換機將內存訪問事務類型DMA數據通過SRIO高速總線傳給接收端的SRIO數據傳輸系統模塊。

7.如權利要求3所述基于FPGA的SRIO數據傳輸系統，其特征在于：數據模塊內置超時計數器和失敗計數器，當SRIO高速總線傳輸過程中出現掉包或內存訪問事務類型DMA數據出現錯誤時，發送端的數據模塊等待超時或收到響應信號解析結果后，不釋放發送緩存區數據存儲器RAM的相應空間，從等待態進入重新發送態，重復發送過程，數據模塊多次重發未成功，達到失敗計數器次數后，發送控制模塊通過數據控制反饋信號，反饋給用戶內存訪問事務類型DMA數據發送失敗；接收端的讀取控制模塊對內存訪問事務類型DMA數據信號解析判定后將數據舍棄。

8.如權利要求1所述基于FPGA的SRIO數據傳輸系統，其特征在于：發送控制模塊調度數據模塊采用短作業優先算法，按照門鈴事務類型數據優先，內存訪問事務類型DMA數據其次，消息事務類型數據MSG數據最后的優先級順序。